使用TSMC0.18工艺库的nmos器件。 L=0.25um时，固定Vgs扫描Ids和Vds的变化，随后改变Vgs重复上一步，得到短沟道NMOS器件的I-V曲线； 将L改变为10um，重复L=0.25um的操作，得到长沟道NMOS器件的I-V曲线。

短沟道和长沟道I-V曲线分别如图（a）和图（b）所示：(电流向上为正，实际为漏端的Vdd流向gnd向下，所以为负）

为方便比较不同，将两组曲线放在同一坐标中：

速度饱和： V_{DSAT}\leq V_M-V_T

显然，在VDD都是1.8V的情况下，短沟道由于速度饱和效应的存在，相比长沟道器件，饱和电压出现的更早。

由于VM大致随Wn/Wp的对数呈线性变化，所以想要得到明显的VTC曲线差异，不同CMOS的Wn/Wp差距可设置在100倍。即每次仿真前改变Wn的值，为原Wn的100倍。

计算分析： 假设电源电压足够高，已经达到速度饱和，且阈值电压和饱和电压相对于电源电压均可忽略不计，则Vm的估计公式如下：

V_M=\frac{rV_{DD}}{1+r}\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space\space其中：r=\frac{k_pV_{DSATp}}{k_nV_{DSATn}}=\frac{v_{satp}W_p}{v_{satn}W_n}

进一步假设电仪和空穴的饱和速度大致相同，均为10^5m/s，则估算的Vm和实际Vm的值如下表所示

由估算和仿真的Vm对比可见，仅Wn/Wp为6/3时二者的结果才相仿，其他时刻有着严重的差别。这是因为估算公式的假设前提是速度饱和，而随着Wn的显著增加，NMOS器件中电子发生碰撞的概率降低，使得不存在速度饱和效应，需要用未达速度饱和的Vm估算公式进行修正。

与2.1类似，只是在stimulus阶段将dc扫描换成瞬态记录，对Vin输入方波。

输出仿真波形如下：

对应的tphl、tplh、tpd分别为：

显然可见，在Wp不变时，随着Wn的增大，tphl略微减少，tplh显著增加。这是因为随着Wn的增大使得GND的通路电阻减小，从而使得tphl减小，但由于GND通路电阻与Wn的关系是反函数，Wn的减少对电阻减少的影响较小；而随着Wn的增大，NMOS的固有电容呈Wn倍数增加，根据Elmore延时，所有电容的充电延时是累加的，使得VDD对NMOS的固有电容充电时间显著增加。

设β为CMOS反相器的PMOS宽长比和NMOS宽长比之比，即 \beta={(W/L)}p/{(W/L)}_n 则CMOS反相器的延时可以经过如下推导：

t_p=0.69C_LR_{eq} \ t_p=0.69((C{dp1}+C_{dn1})+(C_{gp2}+C_{gn2})+C_w)

其中， C_{dp1}=\beta C_{dn1}, C_{gp2}=\beta C_{gn2},所以：

t_p=0.69/2((1+\beta)(C_{dn1}+C_{gn2})+C_w)(R_{eqn}+R_{eqp}/\beta)

其中，R_{eqn}和R_{eqp}是相同尺寸的NMOS和PMOS等效电阻

t_p=0.69/2((1+\beta)(C_{dn1}+C_{gn2})+C_w)R_{eqn}(1+r/\beta)

其中，r=(R_{eqp}/R_{eqn})。此时，令\frac{\partial t_p}{\partial \beta}=0可得：

\beta_{opt}=\sqrt{r(1+\frac{C_w}{C_{dn1}+C_{gn2}})}

当(C_{dn1}+C_{gn2})>>C_w时，\beta_{opt}的值为 \beta_{opt}=\sqrt{r}

由此可见，当器件的尺寸越小，反相器的速度就会越快，所付出的代价是对称性和噪声容限。当线网电容难以忽略时， \beta 的值就会变大

由于相同尺寸相同开启条件下的PMOS和NMOS等效电阻之比接近1但又大于1，对应的β值在1到2之间，所以仿真的过程中，将Wn的值固定在0.5um，然后将Wp的值从0.5um每隔0.1um仿真一次，直到1.5um，对比所得tp。

所得仿真波形如下所示，从tr0~tr10分别表示当Wn=0.5um时，Wp=0.5um、0.6um、0.7um、0.8um、0.9um、1um、1.1um、1.2um、1.3um、1.4um、1.5um时的vout曲线。

对应的传输延时如下表所示：

由数据可知，tp最小时β的取值约为1.8-2.0之间，即当L=0.25um、Wn=0.50um时，Wp的取值在0.9um至1um之间。 拟合出对应的趋势曲线：

当CLK等于0时，CLK控制的PMOS管导通，对vout节点进行预充电至VDD；当CLK=1时，CLK控制的NMOS管导通，四输入信号有效，可传递到vout信号端。但要注意的是，四输入信号在CLK=1时要保持不变，因为vout节点在CLK=0时预充电，CLK=1时靠暂存在寄生电容上的电荷来维持高电平。当CLK从0->1变化前，输入为“1111”，CLK=1时vout节点的电荷将释放到gnd从而变成“逻辑零”；此后若输入变成其他组合，则由于vout节点的电荷已不存在，无法表示“逻辑1”。综上，四输入信号在CLK=1时要保持不变。

先搭建反相器和传输门，然后用反相器和传输门连接成所要求的拓扑结构。输入D从0->1变化，延迟一定时间后CLK从0->1变化，采样后观察Q是否为1；若是则减小延迟时间间隔，若不是则增大延迟时间间隔，直至找到Q正确和错误的临界点，此时的延时间隔即为建立时间。