从几个简单例子聊聊Verilog的参数化设计（parameter、localparam和`define）

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从几个简单例子聊聊Verilog的参数化设计（parameter、localparam和`define）

2023-05-20 03:29| 来源: 网络整理| 查看: 265

1、参数化设计

我到现在仍然记得多年前第一次学习C语言的宏定义时，课本上所举的例子：#define PI 3.14159。

当时内心只有1个想法：挖槽，这TM真的好方便啊！！！假设我要写一个涉及到圆或者球的函数时，那么这个圆周率π我是肯定要用很多次的啊。先不说我每次使用时能不能记住π约等于3.14159这个数，就是多输入几次同样的数据，我整个人也烦躁不。更不用说，如果把π的精度提高，比如从3.14159改成3.1415926585，那么我不是在函数中每个使用到的地方都要改？这工作量不巨大？这谁能忍？

所以这样看来C语言的宏定义这种东西用起来还真的是挺方便的（缺点就不谈了，毕竟小白），一个是可维护性强，另一个就是能增加代码的可读性（一串数字你不知道是啥，一个英文单词你还能不知道是啥吗？）。那么在FPGA设计的Verilog语言中有没有类似的操作？嘿嘿，当然有啦！

在Verilog的设计中，我们一般使用 parameter 、localparam 和`define这三种方法来实现常量的参数化设计（可以理解为宏定义）。三种方法在使用上有一些小区别，接下来通过一些场景来详细说明。

2、Parameter

Parameter一般适用于被调用的子模块，将子模块的特定常量参数化，即可实现定制子模块。

2.1、维护简单

假设有如下的module，实现对a,b,c三个变量赋值同样的数100：

module test( input clk ); wire a,b,c; assign a = 100; assign b = 100; assign z = 100; endmodule

我们不先考虑这个module的现实性，只看这个模块中写起来不方便的地方：需要对3个wire变量赋值同一个数100。假设以后维护的时候，需要把这个100改成200，那么就需要同时修改3个地方，3个变量还好，工作量也不是很大嘛。那假如有100个变量都用到这个值，那么就需要改100个地方，那手不得改断？

所以我们可以考虑使用 parameter 参数来把100这个常量参数化，如下：

module test( input clk ); parameter NUM = 100; //可以制定位宽，或者编译器直接分配位宽 wire a,b,c; assign a = NUM ; assign b = NUM ; assign c = NUM ; endmodule

这样设计的话，下次需要改动100这个常量为200，就只要改一行代码了：

parameter NUM = 200;

2.2、易理解

假如你现在需要写一个模块，需要实现的功能：实现3个计时器，第一个1s，第二个0.1s，第三个0.01s。如下：

module test( input clk , //假设时钟50M input rst_n //低电平有效的同步复位 ); always@(posedge clk)begin if(!rst_n) cnt1

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