制作半导体产品的第一步，就是根据所需功能设计芯片（Chip）。然后，再将芯片制作成晶圆（Wafer）。由于晶圆由芯片反复排列而成，当我们细看已完成的晶圆时，可以看到上面有很多小格子状的结构，其中一个小格子就相当于一个芯片。芯片体积越大，每个晶圆可产出的芯片数量就越少，反之亦然。

半导体设计不属于制程工序，半导体产品的制程工序大体可分为晶圆制作、封装和测试。其中，晶圆制作属于前端（Front End）工艺；封装和测试属于后端（Back End）工艺。晶圆的制作工艺中也会细分前端和后端，通常是CMOS制程工序属于前端，而其后的金属布线工序属于后端。

▲ 图1：半导体制作流程与半导体行业划分（ⓒHANOL出版社/photograph.SENSATA)

图1展示了半导体制程工艺及其行业的划分。只从事半导体设计的产业运作模式被称作芯片设计公司（Fabless），该模式的典型代表有高通（Qualcomm）、苹果（Apple）等。负责晶圆制作的制造商被称为晶圆代工厂（Foundry），他们根据Fabless公司的设计制作晶圆，其中最典型的代表要台积电（TSMC）了，DB HiTek、Magnachip等韩企也采用这一模式。经Fabless设计和Foundry制造的晶圆还需经过封装和测试，专门负责这两道工艺的企业就是外包半导体组装和测试（OSAT，Outsourced Assembly and Testing），其典型代表有ASE、JCET、星科金朋（Stats Chippac）、安靠（Amkor）等。此外，还有像SK海力士这样集半导体设计、晶圆制造、封装和测试等多个产业链环节于一身的集成设备制造商（IDM，Integrated Device Manufacturer）。

如图1所示，封装和测试工艺的第一步就是晶圆测试。封装后，再对封装进行测试。

半导体测试的主要目的之一就是防止不良产品出厂。一旦向客户提供不良产品，客户对我们的信任就会大打折扣，进而导致公司销售业绩的下降，还会引发赔偿等资金上的损失。因此，我们必须在产品出厂前对其进行细致的全面检测。半导体测试须根据产品的各种特性，对其各参数进行测试，以确保产品的品质和可靠度。当然，这需要时间、设备和劳动力上的投入，产品的制造成本也会随之增加。因此，众多测试工程师正致力于减少测试时间和测试参数。

▲ 表1: 测试分类（ⓒ HANOL出版社）

测试工艺可依据不同的测试对象，分为晶圆测试和封装测试；也可根据不同的测试参数，分为温度、速度和运作模式测试等三种类型（见表1）。

温度测试以施加在试验样品上的温度为标准：在高温测试中，对产品施加的温度比产品规格1 所示温度范围的上限高出10%；在低温测试中，施加温度比规格下限低10%；而恒温测试的施加温度一般为25℃。在实际使用中，半导体产品要在各种不同的环境中运作，因此必须测试产品在不同温度下的运作情况以及其温度裕度（Temperature Margin）。以半导体存储器为例，高温测试范围通常为85~90℃，低温测试范围为-5~-40℃。

1 规格（Spec）: specification的缩写，指产品配置，即制造产品时在设计、制作方法上或对所需特性的各种规定。

速度测试又分为核心（Core）测试和速率测试。核心测试主要测试试验样品的核心运作，即是否能顺利实现原计划的目标功能。以半导体存储器为例，由于其主要功能是信息的存储，测试的重点便是有关信息存储单元的各项参数。速率测试则是测量样品的运作速率，验证产品是否能按照目标速度运作。随着对高速运转半导体产品需求的增加，速率测试目前正变得越来越重要。

运作模式测试细分为直流测试（DC Test）、交流测试（AC Test）和功能测试（Function Test）：直流测试验证直流电流和电压参数；交流测试（AC Test）验证交流电流的规格，包括产品的输入和输出转换时间等运作特性；功能测试则验证其逻辑功能是否正确运作。以半导体存储器为例，功能测试就是指测试存储单元（Memory cell）与存储器周围电路逻辑功能是否能正常运作。

晶圆测试的对象是晶圆，而晶圆由许多芯片组成，测试的目的便是检验这些芯片的特性和品质。为此，晶圆测试需要连接测试机和芯片，并向芯片施加电流和信号。

完成封装的产品会形成像锡球（Solder Ball）一样的引脚（Pin），利用这些引脚可以轻而易举完成与测试机的电气连接。但在晶圆状态下，连接两者就需要采取一些特殊的方法，比如探针卡（Probe Card）。

如图2所示，探针卡是被测晶圆和测试机的接口，卡上有很多探针2可以将测试机通讯接口和晶圆的焊盘直接连接起来，卡内还布置了很多连接探针与测试机的连接线材。探针卡固定在测试头上，晶圆探针台通过使探针卡与晶圆焊盘点精准接触，完成测试。

2 探针: 与晶圆焊盘进行电气连接和直接接触的针状物。

▲ 图2 : 晶圆测试系统模式图（ⓒ HANOL出版社/photograph.Formfactor）

将晶圆正面朝上装载后，再把图2右侧的探针卡反过来使针尖朝下，实现与晶圆焊盘的准确对位。这时，温度调节设备根据测试所需温度条件，施加相应温度。测试系统通过探针卡传送电流和信号，并导出芯片讯号，从而读取测试结果。

探针卡要根据被测芯片的焊盘布局和晶圆芯片排布制作，即探针与被测晶圆焊盘布局要一致。而且，要按照芯片排列，反复排布探针。其实，在实际操作中，仅凭一次接触是无法测试晶圆的所有芯片的。因此，在实际量产过程中要反复接触2~3次。

一般来讲，晶圆测试依次按照“电气参数监控（EPM） → 晶圆老化（Wafer Burn in） → 测试 → 维修（Repair） → 测试”顺序进行。下面，我们来详细讲解一下晶圆测试的具体工序。

测试可以筛选出不良产品，又可以反馈正在研发或量产中的产品缺陷，从而进行改善。相比而言，电气参数监控的主要目的是后者，即通过评价分析产品单位元件的电气特性，对晶圆的制作工序提供反馈。具体来说，就是在进入正式晶圆测试前，采用电学方法测量晶体管的特性和接触电阻，验证被测产品是否满足设计和元件部门提出的基本特性。从测试的角度来看，就是利用元件的电学性能提取直流参数（Parameter），并监控各单位元件的特性。

▲ 图3：产品使用时间与不良率（ⓒ HANOL出版社）

图3以时间函数揭示了产品生命周期中的不良率 [曲线呈现出如同浴缸的形状，故被称作浴盆曲线（Bath-Tub Curve）] ：早期失效（Early failure）期，产品因制作过程中的缺陷所导致的失效率较高；制造上的缺陷消失后，产品进入偶然失效（Random failure）期，在此期间，产品的失效率降低；产品老化磨损后进入耗损（Wear out）失效期，失效率明显再次上升。可见，如果完成产品后立即提供给客户，早期失效会增加客户的不满，造成退货等产品问题的可能性也很大。

“老化（Burn in）”的目的就是为识别产品的潜在缺陷，提前发现产品的早期失效状况。晶圆老化是在晶圆产品上施加温度、电压等外界刺激，剔除可能发生早期失效的产品的过程。

在晶圆老化（Wafer Burn in）测试剔除早期失效产品后使用探针卡进行晶圆测试。晶圆测试是在晶圆上测试芯片电学性能的工序。其主要目的包括：提前筛选出不良芯片、事先剔除封装/组装3过程中可能产生的不良产品并分析其原因、提供工序反馈信息，以及通过晶圆级验证（Wafer Level Verification）提供元件与设计上的反馈等。

在晶圆测试中筛选出的部分不良单元4，将会在我们下面要讲到的维修（Repair）过程中被备用单元（Redundancy cell）替换。为测试这些备用单元是否能正常工作，以及芯片能否成为符合规格的良品，在维修工序后，必须重新进行一次晶圆测试。

3 组装 : 与基板或系统实现电气或直接连接、组装的工序；4单元（Cell）: 为在记忆元件存储信息（Data）所需的最小单位的单元数组；DRAM存储单元（Cell）由一个晶体管（Transistor）和一个电容器（Capacitor）组成；

维修作为内存半导体测试中的一道工序，是通过维修算法（Repair Algorithm），以备用单元取代不良单元的过程。假设在晶圆测试中发现DRAM 256bit内存的其中1bit为不良，该产品就成了255bit的内存。但如果经维修工序，用备用单元替换不良单元，255bit的内存就又重新成了256bit的内存，可以向消费者正常销售。可见，维修工序可以提高产品的良率，因此，在设计半导体存储器时，会考虑备用单元的制作，并根据测试结果以备用单元取代不良单元。当然，制作备用单元就意味着要消耗更多的空间，这就需要加大芯片的面积。因此，我们不可能制作可以取代所有不良内存的充足的备用单元（比如可以取代所有256bit的备用256bit等）。要综合考虑工艺能力，选择可以最大程度地提升良率的数量。如果工艺能力强，不良率少，便可以少做备用单元，反之则需要多做。

维修可分为列（Column）单位和行（Row）单位：备用列取代不良单元所在的列；备用行取代不良单元所在的行。

DRAM的维修要先切断不良单元的列或行，再连接备用列或行。维修可分为激光维修和电子保险丝（e-Fuse）维修。激光维修，顾名思义，就是用激光烧断与不良单元的连接。这要求先脱去晶圆焊盘周围连线的保护层（Passivation layer），使连接线裸露出来。由于完成封装后的芯片表面会被各种封装材料所包裹，激光维修方法只能用于晶圆测试。电子保险丝维修则采用在连接线施加高电压或电流的方式断开不良单元。这种方法与激光维修不同，它通过内部电路来完成维修，不需要脱去芯片的保护膜。因此，除晶圆测试外，该方法在封装测试中也可使用。

在晶圆测试中被判定为良品的芯片，经封装工序后需要再进行封装测试，因为这些芯片在封装工序中有可能发生问题。而且，晶圆测试同时测试多个芯片，测试设备性能上的限制可能导致其无法充分测试目标参数。与此相反，封装测试以封装为单位进行测试，对测试设备的负荷相对较小，可以充分测试目标参数，从而选出符合规格的良品。

封装测试方法如图4所示：先把“03”的封装引脚（Pin，图中为锡球）朝下装入封装测试插座内，使引脚与插座内的引脚对齐，然后再将封装测试插座固定到封装测试板（Package Test Board）上进行测试。

▲ 图4：封装测试系统（ⓒHANOL出版社/ photograph.NST, SENSATA）

前边也提到过，“老化（Burn in）”是为了提前发现产品的早期失效，向晶圆产品施加温度、电压等外界刺激的工序。这一工序既可在晶圆测试中进行，也可在封装测试阶段进行。封装后实施的“老化”被称为老化测试（TDBI）。大部分半导体产品在晶圆和封装测试均进行老化测试，以便更加全面地把握产品的特性，寻找缩减老化时间和工序数量的条件。可见，老化对于量产来说是一道最有效的工序。

这是验证数据手册5中定义的运作模式在用户环境中能否正常工作的流程。通过温度测试，检验产品交流/直流参数的缺陷，以及单元&外围电路（Cell & Peri）区域的运作是否满足客户要求的规格。此时，需要在比数据手册中规定的条件更为恶劣的条件下，甚至是最糟糕的条件下进行测试。

5 数据手册（Data Sheet）：定义半导体产品基本配置与特性等具体信息的文件。

完成所有测试后，需通过激光打标（Laser Marking）把测试结果和速率特性（尤其是需要区分速率时）记录在产品封装的表面。经封装测试和激光打标后，将良品装入封装托盘（Tray），产品即可出厂了。当然，在出厂前，还要进行最后一道测试——外观测试，以剔除外观上的缺陷。外观检测主要查看是否有龟裂、打标错误、装入错误的托盘等问题；锡球方面主要检查球是否被压扁，或球是否脱落等问题。

※ 来源SK海力士2023年4月6日。

在邮寄易碎物品时，使用合适的包装材料尤为重要，因为它确保包裹能够完好无损地到达目的地。泡沫塑料、气泡膜和坚固的盒子都可以有效地保护包裹内的物品。同样地，封装是半导体制造工艺的关键环节，可以保护芯片免受物理性或化学性损坏。然而，半导体封装的作用并不止于此。

本文是半导体后端（Back-End）工艺系列的第二篇文章，我们将详述封装技术的不同等级、作用和演变过程。

电子封装技术与器件的硬件结构有关。这些硬件结构包括有源元件1（如半导体）和无源元件2（如电阻器和电容器3）。因此，电子封装技术涵盖的范围较广，可分为0级封装到3级封装等四个不同等级。图1展示了半导体封装工艺的整个流程。首先是0级封装，负责将晶圆切割出来；其次是1级封装，本质上是芯片级封装；接着是2级封装，负责将芯片安装到模块或电路卡上；最后是3级封装，将附带芯片和模块的电路卡安装到系统板上。从广义上讲，整个工艺通常被称为“封装”或“装配”。然而，在半导体行业，半导体封装一般仅涉及晶圆切割和芯片级封装工艺。

1有源元件：一种需要外部电源才能实现其特定功能的器件，就像半导体存储器或逻辑半导体。

2无源元件：一种不具备放大或转换电能等主动功能的器件。

3电容器（Capacitor）：一种储存电荷并提供电容量的元件。

▲图1：半导体的封装等级（信息来源：“电子封装原理 (Principle of Electronic Packaging)”，第5页）

封装通常采用细间距球栅阵列（FBGA）或薄型小尺寸封装（TSOP）的形式，如图2所示。FBGA封装中的锡4球和TSOP封装中的引线5分别充当引脚，使封装的芯片能够与外部组件之间实现电气和机械连接。

4锡（Solder）：一种低熔点金属，支持电气和机械键合。

5引线（Lead）：从电路或元件终端向外引出的导线，用于连接至电路板。

▲图2：半导体封装示例（来源：ⓒ HANOL出版社）

图3展示了半导体封装的四个主要作用，包括机械保护、电气连接、机械连接和散热。其中，半导体封装的主要作用是通过将芯片和器件密封在环氧树脂模塑料（EMC）等封装材料中，保护它们免受物理性和化学性损坏。尽管半导体芯片由数百个晶圆工艺制成，用于实现各种功能，但主要材质是硅。硅像玻璃一样，非常易碎。而通过众多晶圆工艺形成的结构同样容易受到物理性和化学性损坏。因此，封装材料对于保护芯片至关重要。

▲图3：半导体封装的作用（来源：ⓒ HANOL出版社）

此外，半导体封装可以实现从芯片到系统之间的电气和机械连接。封装通过芯片和系统之间的电气连接来为芯片供电，同时为芯片提供信号的输入和输出通路。在机械连接方面，需将芯片可靠地连接至系统，以确保使用时芯片和系统之间连接良好。

同时，封装需将半导体芯片和器件产生的热量迅速散发出去。在半导体产品工作过程中，电流通过电阻时会产生热量。如图3所示，半导体封装将芯片完全地包裹了起来。如果半导体封装无法有效散热，则芯片可能会过热，导致内部晶体管升温过快而无法工作。因此，对于半导体封装技术而言，有效散热至关重要。随着半导体产品的速度日益加快，功能日益增多，封装的冷却功能也变得越来越重要。

图4概述了近年来半导体封装技术的六大发展趋势。分析这些趋势有助于我们了解封装技术如何不断演变并发挥作用。

首先，由于散热已经成为封装工艺的一个重要因素，因此人们开发出了热传导6性能较好的材料和可有效散热的封装结构。

6热传导：指在不涉及物质转移的情况下，热量从温度较高的部位传递到相邻温度较低部位的过程。

可支持高速电信号传输的封装技术也成为了一种重要发展趋势，因为封装会限制半导体产品的速度。例如，将一个速度达每秒20千兆 (Gbps) 的半导体芯片或器件连接至仅支持每秒2千兆(Gbps) 的半导体封装装置时，系统感知到的半导体速度将为每秒2千兆 (Gbps)。由于连接至系统的电气通路是在封装中创建，因此无论芯片的速度有多快，半导体产品的速度都会极大地受到封装的影响。这意味着，在提高芯片速度的同时，还需要提升半导体封装技术，从而提高传输速度。这尤其适用于人工智能技术和5G无线通信技术。鉴于此，倒片封装7和硅通孔（TSV）8等封装技术应运而生，为高速电信号传输提供支持。

7倒片封装（Flip Chip）：一种通过将凸点朝下安装于基板上，将芯片与基板连接的互连技术。

8硅通孔（TSV）：一种可完全穿过硅裸片或晶圆实现硅片堆叠的垂直互连通道。

▲图4：半导体封装技术的发展趋势（来源：ⓒ HANOL出版社）

另一个发展趋势是三维半导体堆叠技术，它促进了半导体封装领域的变革性发展。过去，一个封装外壳内仅包含一个芯片，而如今可采用多芯片封装（MCP）和系统级封装（SiP）9等技术，在一个封装外壳内堆叠多个芯片。

9系统级封装（SiP）：一种将多个器件整合在单个封装体内构成一个系统的封装技术。

封装技术还呈现半导体器件小型化的发展趋势，即缩小产品尺寸。随着半导体产品逐渐被用于移动甚至可穿戴产品，小型化成为客户的一项重要需求。为了满足这一需求，许多旨在减小封装尺寸的技术随之而诞生。

此外，半导体产品正越来越多地应用于各种环境中。除了健身房、办公室或住宅等日常环境，热带雨林、极地地区、深海甚至太空等环境中也能见到半导体的身影。由于封装的基本作用是保护半导体芯片和器件，因此需要开发高度可靠的封装技术，确保半导体产品在此类极端环境下也能正常工作。

最后，由于半导体封装是最终产品，封装技术不仅要实现预期功能，还要具有较低的制造成本。

除了上述旨在推进封装技术特定作用的发展趋势，促使封装技术发生演变的另一个驱动力是整个半导体行业的发展。在图5中，红色线条表示自20世纪70年代以来装配过程中安装的印刷电路板（PCB）10的特征尺寸变化情况，绿色线条则表示晶圆上CMOS晶体管的特征尺寸变化情况。缩小特征尺寸有助在印刷电路板和晶圆上绘制更小的图案。

10印刷电路板（PCB）：由电路组成的半导体板，且元件焊接在电路板表面。这些电路板通常用于电子设备中。

▲图5：随着时间的推移，晶圆和 印刷电路板特征尺寸的变化情况（来源：ⓒ HANOL出版社）

20世纪70年代，印刷电路板与晶圆的特征尺寸差异较小。如今，晶圆正在步入量产阶段，同时特征尺寸小于10纳米（nm）的CMOS晶体管也在开发中，而印刷电路板的特征尺寸依然在100微米（um）的范围。两者特征尺寸的差距在过去几十年里显著扩大。

由于主板以面板的形式制造，且受到成本节约策略等因素的影响，印刷电路板的特征尺寸变化不大。然而，随着光刻技术的进步，CMOS晶体管的特征尺寸大幅缩小，这使得CMOS晶体管的尺寸与印刷电路板的尺寸差距逐渐拉大。但问题在于，半导体封装技术需要对从晶圆上切割下来的芯片进行个性化定制，并将其安装到印刷电路板上，因此就需要弥补印刷电路板和晶圆之间的尺寸差距。过去，两者在特征尺寸上的差异并不明显，因而可以使用双列直插式封装（DIP）11或锯齿型单列式封装（ZIP）12等通孔技术，将半导体封装引线插入印刷电路板插座内。然而，随着两者特征尺寸差异不断扩大，就需要使用薄型小尺寸封装（TSOP）等表面贴装技术（SMT）13将引线固定在主板表面。随后，球栅阵列（BGA）、倒片封装、扇出型晶圆级芯片尺寸封装（WLCSP）14及硅通孔（TSV）等封装技术相继问世，以弥补晶圆和主板之间不断扩大的尺寸差异。

11双列直插式封装（DIP）：一种电气连接引脚排列成两行的封装技术。

12锯齿型单列式封装（ZIP）：一种引脚排列成锯齿型的封装技术，是双列直插式封装的替代技术，可用于增加安装密度。

13表面贴装技术（SMT）：一种通过焊接将芯片安装到系统板表面的封装方法。

14晶圆级晶片尺寸封装（WLCSP）：一种在晶圆级封装集成电路的技术，是倒片封装技术的一个变体。扇出型晶圆级芯片尺寸封装（WLCSP）的特点在于连接超出（“扇出”）芯片表面。

可以通过两种方法来开发半导体封装并确保其有效性。第一种方法是利用现有封装技术来创建适用于新开发半导体芯片的封装，然后对封装进行评估。第二种方法是开发一种新的半导体封装技术，将其应用于现有芯片上，并评估新封装技术的有效性。

一般来说，新芯片的开发和新封装技术的应用不会同时进行。原因在于，如果芯片和封装均未经过测试，那么一旦在封装完成后出现问题，就很难确定问题的原因。鉴于此，业界会使用已知缺陷较少的现有量产芯片来测试新的封装技术，以单独验证封装技术。在封装技术得到验证后，才会将其应用于新芯片的开发，进而再生产半导体产品。

图6展示了针对新芯片的封装技术开发流程。通常，在制造半导体产品时，芯片设计和封装设计开发会同时进行，以便对它们的特性进行整体优化。鉴于此，封装部门会在芯片设计之前首先考虑芯片是否可封装。在可行性研究期间，首先对封装设计进行粗略测试，以对电气评估、热评估和结构评估进行分析，从而避免在实际量产阶段出现问题。在这种情况下，半导体封装设计是指基板或引线框架的布线设计，因为这是将芯片安装到主板的媒介。

封装部门会根据封装的临时设计和分析结果，向芯片设计人员提供有关封装可行性的反馈。只有完成了封装可行性研究，芯片设计才算完成。接下来是晶圆制造。在晶圆制造过程中，封装部门会同步设计封装生产所需的基板或引线框架，并由后段制造公司继续完成生产。与此同时，封装工艺会提前准备到位，在完成晶圆测试并将其交付到封装部门时，立即开始封装生产。

▲图6：半导体封装技术的开发流程（来源：ⓒ HANOL出版社）

半导体产品必须进行封装，以检测和验证其物理特性。同时，可通过可靠性测试等评估方法对设计和流程进行检验。如果特性和可靠性不理想，则需要确定原因，并在解决问题之后，再次重复封装流程。最终，直到达成预期特性和可靠性标准时，封装开发工作才算完成。

在研究封装技术在保护和连接半导体的各种元件方面发挥的作用时，了解封装流程中所用的材料和方法同样至关重要。下一篇文章将探讨常规封装与晶圆级封装之间的差异，以及不同封装方法如何影响封装流程的质量和效率。

※ 来源SK海力士2023年5月18日

在本系列第二篇文章中，我们主要了解到半导体封装的作用。这些封装的形状和尺寸各异，保护和连接脆弱集成电路的方法也各不相同。在这篇文章中，我们将带您了解半导体封装的不同分类，包括制造半导体封装所用材料的类型、半导体封装的独特制造工艺，以及半导体封装的应用案例。

图1为您呈现了半导体封装方法的不同分类，大致可以分为两种：传统封装和晶圆级（Wafer-Level）封装。传统封装首先将晶圆切割成芯片，然后对芯片进行封装；而晶圆级封装则是先在晶圆上进行部分或全部封装，之后再将其切割成单件。

图1：半导体封装方法的分类（ⓒ HANOL出版社）

根据封装材料的不同，传统封装方法可进一步细分为陶瓷封装和塑料封装。根据封装媒介的不同，塑料封装又可进一步分为引线框架封装（Leadframe）或基板封装（Substrate）。

晶圆级封装方法可进一步细分为四种不同类型：1）晶圆级芯片封装（WLCSP），可直接在晶圆顶部形成导线和锡球（Solder Balls），无需基板；2）重新分配层（RDL），使用晶圆级工艺重新排列芯片上的焊盘位置1，焊盘与外部采取电气连接方式；3）倒片（Flip Chip）封装，在晶圆上形成焊接凸点2进而完成封装工艺；4）硅通孔（TSV）封装，通过硅通孔技术，在堆叠芯片内部实现内部连接。

晶圆级芯片封装分为扇入型WLCSP和扇出型WLCSP。扇入型WLCSP工艺将导线和锡球固定在晶圆顶部，而扇出型WLCSP则将芯片重新排列为模塑3晶圆。这样做是为了通过晶圆级工艺形成布线层，并将锡球固定在比芯片尺寸更大的封装上。

1焊盘 （Pad）：一种以电气方式连接至其他媒介的通道。在芯片上，焊盘通过导线或倒片凸点与外部实现电气连接；在基板上，焊盘用于芯片之间的连接。2焊接凸点 （Solder bump）：一种通过倒片键合将芯片连接到基板的导电凸点。它还可以将球栅阵列（BGA）或芯片尺寸封装（CSP）连接至电路板。3模塑 （Molding）：使用环氧树脂模塑料（EMC）密封引线键合结构或倒装芯片键合结构半导体产品的过程。

传统（ Conventional ）封装

图2：引线框架封装方法的分类（ ⓒ HANOL出版社 ）

在塑料封装方法中，芯片被环氧树脂模塑料（EMC）4等塑料材料覆盖。引线框架封装是一种塑料封装方法，采用一种被称为引线框架的金属引线作为基板。引线框架采用刻蚀工艺在薄金属板上形成布线。

4环氧树脂模塑料（EMC）：一种热固性塑料，具有优异的机械、电绝缘和耐温特性。环氧树脂模塑料是一种分子量相对较低的树脂，能够在固化剂或催化剂的作用下进行三维固化。

图2呈现了引线框架封装方法的各种分类。20世纪70年代，人们通常采用双列直插式封装（DIP）或锯齿型单列式封装（ZIP）等通孔型技术，即，将引线插入到印刷电路板（PCB）的安装孔中。后来，随着引脚（Pin）数量的不断增加，以及PCB设计的日趋复杂，引线插孔技术的局限性也日益凸显。在此背景下，薄型小尺寸封装（TSOP）、四方扁平封装（QFP）和J形引线小外形封装（SOJ）等表面贴装型技术陆续问世。对于需要大量输入/输出（I/O）引脚（如逻辑芯片）的产品而言，可采用四方扁平封装（QFP）等封装技术，将引线固定在四个边上。为了满足系统环境对薄型化封装的需求，薄型四方扁平封装（TQFP）和薄型小尺寸封装也应运而生。

随着半导体产品向更高速度迈进，支持多层布线的基板封装方法成为主流封装技术。但是，TSOP封装等引线框架封装方法因其制造成本较低，仍然得到广泛使用。引线框架通过在金属板上冲压或刻蚀布线形状制成，而基板的制造工艺则相对复杂，因此，引线框架的制造成本比基板的制造成本更低。综上，在生产不追求高速电气特性的半导体产品时，引线框架封装方法仍然是一种理想选择。

顾名思义，基板封装方法使用基板作为媒介。由于基板使用多层薄膜制成，因而基板封装有时也被称为压层式封装。不同于引线框架封装只有一个金属布线层（因为引线框架这种金属板无法形成两个以上金属层），基板封装可以形成若干布线层，因此电气特性更加优越且封装尺寸更小。引线框架封装和基板封装的另一个主要区别是布线连接工艺。连接芯片和系统的布线必须分别在引线框架和基板上实现。当需要交叉布线时，基板封装可将导线交叉部署至另一个金属层；引线框架封装由于只有一个金属层，因而无法进行交叉布线。

如图3所示，基板封装可以将锡球全部排列在一个面作为引脚，由此获得大量引脚。相比之下，引线框架封装采用引线作为引脚，而引线只能在一侧的边缘形成。这样的部署也改善了基板封装的电气特性。在封装尺寸方面，引线框架封装由主框架和侧面引线所占空间构成，因而尺寸通常较大。而基板封装的引脚位于封装底部，可有效节省空间，因而尺寸通常较小。

图3：球栅阵列（BGA）和平面网格阵列（LGA）封装对比（ ⓒ HANOL出版社 ）

鉴于上述优势，如今大多数半导体封装都采用基板封装。最常见的基板封装类型是球栅网格阵列（BGA）封装。但近年来，平面网格阵列（LGA）封装日益盛行，这种封装方法采用由扁平触点构成的网格平面结构替代锡球。

陶瓷封装采用陶瓷体，具有良好的散热性和可靠性。然而，由于陶瓷制造工艺成本高昂，导致这种封装类型的总制造成本也相对较高。因此，陶瓷封装主要用于对可靠性有着极高要求的逻辑半导体，以及用于验证CMOS图像传感器（CIS）的封装。

晶圆级封装

晶圆级芯片封装的大多数制造过程都是在晶圆上完成的，是晶圆级封装的典型代表。然而，从广义上讲，晶圆级封装还包括在晶圆上完成部分工艺的封装，例如，使用重新分配层、倒片技术和硅通孔技术的封装。在扇入型WLCSP和扇出型WLCSP中，“扇”是指芯片尺寸。扇入型WLCSP的封装布线、绝缘层和锡球直接位于晶圆顶部。与传统封装方法相比，扇入型WLCSP既有优点，也有缺点。

在扇入型WLCSP中，封装尺寸与芯片尺寸相同，都可以将尺寸缩至最小。此外，扇入型WLCSP的锡球直接固定在芯片上，无需基板等媒介，电气传输路径相对较短，因而电气特性得到改善。而且，扇入型WLCSP无需基板和导线等封装材料，工艺成本较低。这种封装工艺在晶圆上一次性完成，因而在裸片（Net Die，晶圆上的芯片）数量多且生产效率高的情况下，可进一步节约成本。

扇入型WLCSP的缺点在于，因其采用硅（Si）芯片作为封装外壳，物理和化学防护性能较弱。正是由于这个原因，这些封装的热膨胀系数与其待固定的PCB基板的热膨胀系数5存在很大差异。受此影响，连接封装与PCB基板的锡球会承受更大的应力，进而削弱焊点可靠性6。

5热膨胀系数 （Coefficient of thermal expansion）：在压力恒定的情况下，物体的体积随着温度升高而增大的比率。膨胀或收缩的程度与温度的升高或降低呈线性关系。6焊点可靠性 （Solder joint reliability）：通过焊接方式将封装与PCB连接时，确保焊点的质量足以在封装生命周期内完成预期的机械和电气连接目的。

存储器半导体采用新技术推出同一容量的芯片时，芯片尺寸会产生变化，扇入型WLCSP的另一个缺点就无法使用现有基础设施进行封装测试。此外，如果封装锡球的陈列尺寸大于芯片尺寸，封装将无法满足锡球的布局要求，也就无法进行封装。而且，如果晶圆上的芯片数量较少且生产良率较低，则扇入型WLCSP的封装成本要高于传统封装。

扇出型WLCSP既保留了扇入型WLCSP的优点，又克服了其缺点。图4显示了扇入型WLCSP和扇出型WLCSP的对比。

图4：扇入型WLCSP和扇出型WLCSP的对比（ⓒ HANOL出版社 ）

扇入型WLCSP的所有封装锡球都位于芯片表面，而扇出型WLCSP的封装锡球可以延伸至芯片以外。在扇入型WLCSP中，晶圆切割要等到封装工序完成后进行。因此，芯片尺寸必须与封装尺寸相同，且锡球必须位于芯片尺寸范围内。在扇出型WLCSP中，芯片先切割再封装，切割好的芯片排列在载体上，重塑成晶圆。在此过程中，芯片与芯片之间的空间将被填充环氧树脂模塑料，以形成晶圆。然后，这些晶圆将从载体中取出，进行晶圆级处理，并被切割成扇出型WLCSP单元。

除了具备扇入型WLCSP的良好电气特性外，扇出型WLCSP还克服了扇入型WLCSP的一些缺点。这其中包括：无法使用现有基础设施进行封装测试；封装锡球陈列尺寸大于芯片尺寸导致无法进行封装；以及因封装不良芯片导致加工成本增加等问题。得益于上述优势，扇出型WLCSP在近年来的应用范围越来越广泛。

RDL技术指重新布线的行为。RDL技术旨在通过添加额外的金属层，对晶圆上已经形成的键合焊盘进行重新排列。图5显示了使用RDL技术将焊盘重新分配到边缘的中心焊盘芯片示意图和剖面图。RDL技术是一种晶圆级工艺，仅用于重新配置焊盘，经过RDL技术处理的晶圆需采用传统封装工艺完成封装。

图5：采用RDL技术的芯片与剖面图（ⓒ HANOL出版社 ）

如果客户想要以独特的方式排列晶圆上的焊盘，那么，相较于引入新的晶圆制造工艺，在封装过程中采用RDL技术重新排列现有晶圆上的焊盘更加高效。此外，RDL技术也可以用于中心焊盘芯片的芯片堆叠。

倒片封装技术因其将芯片上的凸点翻转并安装于基板等封装体上而得名。与传统引线键合一样，倒片封装技术是一种实现芯片与板（如基板）电气连接的互连技术。

然而，倒片封装技术凭借其优越的电气性能，已经在很大程度上取代了引线键合。这其中有两方面的原因：一是引线键合对于可进行电气连接的输入/输出（I/O）引脚的数量和位置有限制，而倒片封装不存在这方面的限制；二是倒片封装的电信号传输路径短于引线键合。

在引线键合方法中，金属焊盘在芯片表面采用一维方式排列，因此无法出现在芯片边缘或中心位置。而倒片键合方法在键合至基板或形成焊接凸点的过程中不存在任何工艺方面的限制。因此，在倒片封装方法中，金属焊盘可以采用二维方式全部排列在芯片的一个侧面，将金属焊盘的数量增加了2的次方。此外，用于形成凸点的焊盘可以布置在芯片顶部的任何位置。同时，用于供电的焊盘可以布置在靠近需要供电的区域，以进一步提升电气性能。如图6所示，在将信息从芯片导出至同一封装球时，倒片键合的信号路径要比引线键合短得多，电气性能也由此得到进一步改善。

图6：引线键合与倒片键合的信号传输路径对比（ⓒ HANOL出版社 ）

如前所述，WLCSP和倒片封装均可以在晶圆顶部形成锡球。尽管两种技术都可以直接安装在PCB板上，但两者之间在锡球大小方面却存在根本区别。

WLCSP封装中的锡球直径通常为几百微米（μm），而倒片封装技术形成的锡球直径仅为几十微米（μm）。由于尺寸较小，我们通常将倒片封装技术形成的锡球称为“焊接凸点”，而仅仅依靠这些凸点很难保障焊点可靠性。WLCSP封装技术形成的锡球能够处理基板和芯片之间热膨胀系数差异所产生的应力，但倒片封装技术形成的焊接凸点却无法做到这一点。因此，为了确保焊点可靠性，必须使用聚合物型底部填充材料填充倒片凸点之间的空间。底部填充材料可以分散凸点所承担的应力，由此确保焊点可靠性。

除了本篇所述的封装技术之外，还有许多不同的半导体封装类型。在下一篇文章中，我们将重点介绍堆叠封装和系统级封装，同时还将介绍引线键合和硅通孔等子类别。

※ 来源SK海力士2023年6月1日

在本系列第三篇文章中，我们介绍了传统封装和晶圆级（Wafer-Level）封装，本篇文章将继续介绍将多个封装和组件整合到单个产品中的封装技术。其中，我们将重点介绍封装堆叠技术和系统级封装（SiP）技术，这两项技术都有助减小封装体积，提高封装工艺效率。

想象一下，在一个由多栋低层楼房组成的住宅综合体内，若要容纳数千名居民，则需要占据非常大的面积才能满足需求。然而，一栋摩天大楼就能容纳同样数量的居民。这个例子清楚地说明了堆叠封装具备的一大优势。相对于将多个封装水平分布在较大面积的产品，由堆叠封装（Stacked Package）组成的产品可以在减小体积的同时进一步提高性能。除了作为一种重要封装技术，堆叠封装还是产品开发过程中采用的一种基本方法。

过去，产品往往在一个封装体内只封装一个芯片，但现在可以开发涵盖多种不同功能的多芯片封装或将多个存储器芯片集成到容量更大的单个封装中。此外，系统级封装可将多个系统组件整合在单个封装体内。这些技术的问世使半导体公司能够在打造高附加值产品的同时，满足多样化的市场需求。

图1：堆叠封装方法的分类（ⓒ HANOL出版社）

如图1所示，基于不同的开发技术，堆叠封装可分为三大类：1）通过垂直堆叠封装体而形成的封装堆叠；2）使用引线键合技术将不同芯片堆叠在单个封装体内的芯片叠层封装；及3）使用硅通孔（TSV）1技术替代传统引线键合技术实现内部电气互连的芯片叠层封装技术。每种堆叠封装技术都具有不同的特点、优势和局限性，这将决定它们在未来的应用。

1硅通孔（TSV，Through Silicon Via）：一种可完全穿过硅裸片或晶圆实现硅片堆叠的垂直互连通道。

#1. 封装堆叠（Package Stacks）

封装堆叠通过垂直堆叠封装体来实现。因此，其优缺点与芯片叠层封装正好相反。封装堆叠方法将完成测试的封装体相堆叠，在某个封装体测试不合格时，可轻松地将其替换为功能正常的封装体。因而，其测试良率相比芯片叠层封装更高。然而，封装堆叠尺寸较大且信号路径较长，这导致其电气特性可能要劣于芯片叠层封装。

最常见的一种封装堆叠技术便是叠层封装（PoP），它被广泛应用于移动设备中。对于针对移动设备的叠层封装，用于上下层封装的芯片类型和功能可能不同，同时可能来自不同芯片制造商。

通常，上层封装体主要包括由半导体存储器公司生产的存储器芯片，而下层封装体则包含带有移动处理器的芯片，这些芯片由无晶圆厂的设计公司设计，并由晶圆代工厂及外包半导体组装和测试（OSAT）设施生产。由于封装体由不同厂家生产，因此在堆叠前需进行质量检测。即使在堆叠后出现缺陷，只需将有缺陷的封装体替换成新的封装体即可。因此封装堆叠在商业层面具有更大益处。

#2. 芯片堆叠（Chip Stacks）- 引线键合芯片叠层封装 (Chip Stacks With Wire Bonding）

将多个芯片封装在同一个封装体内时，既可以将芯片垂直堆叠，也可以将芯片水平连接至电路板。考虑到水平布局可能导致封装尺寸过大，因而垂直堆叠成为了首选方法。相比封装堆叠，芯片堆叠封装尺寸更小，且电信号传输路径相对更短，因而电气特性更优。然而，若在测试中发现某个芯片存在缺陷，则整个封装体就会报废。鉴于此，芯片堆叠封装的测试良率较低。

在芯片堆叠封装中，要想提高存储器容量，就需要在单一封装中堆叠更多的芯片。因而，可将多个芯片集成在同一封装体内的技术应运而生。但与此同时，人们不希望封装厚度随着堆叠芯片数量的增加而变厚，因此致力于开发能够限制封装厚度的技术。要做到这一点，就需要减少芯片和基板（Substrate）等可能影响封装厚度的所有组件的厚度，同时缩小最上层芯片和封装上表面之间的间隙。这给封装工艺带来了诸多挑战，因为芯片越薄越易于损坏。因此，目前的封装工艺正致力于克服这些挑战。

#3. 硅通孔（TSV）- 硅通孔芯片叠层封装（Chip Stacks With TSV）

硅通孔是一种通过在硅片上钻孔来容纳电极的芯片堆叠技术。相比采用传统引线方法实现芯片与芯片（Chip-to-Chip）互连或芯片与基板（Chip-to-Substrate）互连，硅通孔通过在芯片上钻孔并填充金属等导电材料来实现芯片垂直互连。尽管使用硅通孔进行堆叠时使用了芯片级工艺，但却采用晶圆级工艺在芯片正面和背面形成硅通孔和焊接凸点（Solder Bump）。由此，硅通孔被归类为晶圆级封装技术。

图2：使用硅通孔技术的芯片剖面图（ⓒ HANOL出版社）

硅通孔封装的主要优势在于性能优越且封装尺寸较小。如图2所示，使用引线键合的芯片堆叠封装利用引线连接至各个堆叠芯片的侧面。由于堆叠芯片以及连接引脚（Pin）的数量增加，引线变得更加复杂，而且也需要更多空间来容纳这些引线。相比之下，硅通孔芯片堆叠则不需要复杂的布线，因而封装尺寸更小。

正如上一篇文章所介绍，倒片封装（Flip Chip）具有良好的电气特性，原因有以下几点：其更易在理想位置形成输入/输出（I/O）引脚；引脚数量增加；电信号传输路径较短。基于同样的原因，硅通孔封装也具有良好的电气特性。当从一个芯片向其下方的芯片发送电信号时，硅通孔封装使得信号能够直接向下传输。相反，如果使用引线键合封装，则信号会先向下传输至基板，随后再向上传输至芯片，因而信号传输路径要长得多。如图2所示的引线芯片堆叠，芯片中心无法进行引线连接。相反，硅通孔封装可在芯片中心钻孔，形成电极，并与其他芯片连接。与引线连接不同，硅通孔封装可大幅增加引脚数量。

高宽带存储器（HBM）采用一种全新的DRAM架构，这种架构借助硅通孔技术来增加引脚数量。通常，在DRAM规范中，“X4”表示有四个引脚用于发送信息，或可以同时从DRAM发送4位（bit）信息。相应地，X8表示8位，X16表示16位，以此类推。增加引脚数量有利于同时发送更多信息。然而，由于自身局限性，引线芯片堆叠最多只能达到X32，而硅通孔堆叠则没有这方面的局限性，使HBM可达到x1024。

目前，将硅通孔封装用于DRAM的量产存储器产品，包括HBM和3D堆叠存储器（3DS）。前者用于图形、网络和高性能计算（HPC）应用，而后者则主要用作DRAM存储器模块。

图3：使用HBM的2.5D封装（ⓒ HANOL出版社）

HBM并非一种全封装产品，而是一种半封装产品。当HBM产品被送到系统半导体制造商那里时，系统半导体制造商会使用中介层2构建一个2.5D封装3，将HBM与逻辑芯片并排排列，如图3所示。由于2.5D封装中的基板无法提供用于支持HBM和逻辑芯片的所有输入/输出引脚的焊盘（Pads），因此需要使用中介层来形成焊盘和金属布线，从而容纳HBM和逻辑芯片。然后，再将这些中介层与基板连接。这些2.5D封装被认为是一种系统级封装。

2中介层（Interposer）：用于2.5D配置中的裸片之间又宽又快的电信号管道。

32.5D封装（2.5D package）：2.5D和3D封装在每个封装中包含多个集成电路。在2.5D结构中，两个或多个有源半导体芯片（Active Semiconductor Chips）并排排列在硅中介层上。在3D结构中，有源芯片通过裸片垂直堆叠的方式集成在一起。

同样采用硅通孔封装的产品还有3DS DRAM，这是一种在PCB板上安装球栅阵列封装（BGA）4的内存模块。尽管服务器中的DRAM存储器模块需要高速传输和大容量存储，但使用引线键合的芯片堆叠封装因其速度局限性而无法满足这些要求。鉴于此，服务器等高端系统往往使用由硅通孔芯片堆叠封装构成的模块。

4球栅阵列封装（BGA）：一种表面贴装芯片封装，使用锡球作为其连接器。

由HBM和逻辑芯片构成的封装属于系统级封装。顾名思义，系统级封装是指在单个封装体中集成一个系统。然而，完整的系统还需包括传感器、模拟数字（A/D）转换器、逻辑芯片、存储芯片、电池和天线等组件，但就目前的技术发展水平而言，还无法将所有这些系统组件集成到单个封装体内。因此，研究人员正致力于不断开发针对这一领域的封装技术，而当前的系统级封装是指在单个封装体内集成部分系统组件。例如，使用HBM的封装将HBM和逻辑芯片集成到单个封装体内，形成一个系统级封装。

不同于系统级封装，系统级芯片（SoC）在芯片级实现系统功能。换言之，在同一个芯片上实现多个系统功能。例如，目前大多数处理器都在芯片内集成了静态RAM（SRAM）存储器，可同时在单个芯片上实现处理器的逻辑功能和SRAM的存储功能。因此，这些处理器被归类为系统级芯片。

系统级芯片需要将多种功能组合到单个芯片中，因此开发流程复杂而漫长。此外，如要对已开发出来的系统级芯片中单个元件的功能进行升级，则需从头开始对它们进行设计和开发。而系统级封装开发起来则更容易也更快，这是由于系统级封装是通过将已开发的多个芯片和器件整合在单个封装体内来实现。由于芯片本身是单独开发和制造，即使器件的结构完全不同，也很容易将它们集成到单个封装体内。同时，如果只需对功能的一个方面进行升级，则无需从头开发封装就可在芯片内集成新开发的器件。然而，如果产品将被长期大量使用，则相比系统级封装而言，将其开发为系统级芯片将更高效，因为系统级封装需要制造的材料更多，这会增加封装体积，只有这样才能将多个芯片整合到单个封装体内。

尽管系统级芯片和系统级封装之间存在各种差异，但两者并不是非此即彼的关系。事实上，可以将两者结合起来，以产生协同效应。完成系统级芯片开发后，可将其与其他功能芯片封装到单个封装体内，然后作为增强型系统级封装来实现。

图4：使用硅通孔堆叠的系统级芯片和系统级封装的信号传输路径长度比较（ⓒ HANOL出版社）

在对系统级封装和系统级芯片的性能进行比较时，人们原本以为系统级芯片在单个芯片上实现，因而其电气特性会更优异。然而，随着芯片堆叠技术（如硅通孔技术）的发展，系统级封装的电气特性与系统级芯片旗鼓相当。图4对使用硅通孔堆叠的系统级芯片和系统级封装的信号传输路径进行了比较。当信号从系统级芯片的一端传输到对角的另一端时，将系统级芯片分为9个部分并使用硅通孔技术进行堆叠时，传输路径会短得多。

图5：芯粒概念图

除了使用硅通孔堆叠的系统级封装因具备各种优势而成为焦点之外，近年来一种称为芯粒（Chiplets）的技术也受到了广泛关注。如图5所示，这种技术按照功能对现有逻辑芯片进行拆分，并通过硅通孔技术对它们进行连接。与单块芯片相比，芯粒拥有三大优势。

首先，芯粒的良率较单块芯片有所提高。当晶圆（Wafer）上芯片的尺寸较大时，则晶圆良率就会受到限制，而缩小芯片尺寸可提高晶圆良率，从而降低制造成本。例如，将一个直径为300毫米的晶圆切割为100或1000个芯片（裸片）。如果在晶圆加工过程中，由于晶圆正面平均分布着五种杂质而导致五个芯片出现缺陷，则切割为100个芯片的产品良率为95%，而切割为1000个芯片的产品良率则为99.5%。因此，包含裸片数量越多或芯片尺寸越小的产品，其良率越高。鉴于此，按照功能对芯片进行拆分，并将其作为系统级封装而非系统级芯片中的单个芯片，有助于提高成本效益。

第二个优势是开发流程得到简化。对于单个芯片而言，如需升级芯片功能或采用最新技术，则需重新开发整个芯片。然而，如果对芯片进行分割，则只需对具有相关功能的芯片进行升级或使用最新技术对其进行开发即可，因而可缩短开发周期，提高工艺效率。例如，可以针对一些分割芯片采用现有的20纳米（nm）技术，同时针对其他芯片采用最新的10纳米以下技术，以此提高开发效率。

第三个优势是可促进技术开发集中化。由于芯片按照功能进行划分，因而无需针对每个功能来开发相应的芯片。只需开发用于核心技术的芯片，而其他芯片则可以通过购买或外包获取，这样企业就可以专注于开发自己的核心技术。

鉴于这些优点，主要半导体厂商正在引入基于芯粒技术的半导体产品或将其纳入自身的发展路线图。

在上一篇文章中，我们介绍了各种传统封装和晶圆级封装技术，而本篇文章则对更多封装技术及其不同特点进行了综述。目前，堆叠封装和系统级封装技术已取得长足发展，半导体研究人员将继续致力于提高这些高质量技术的能力，在提高其功能的同时，尽量缩小其占用的空间。通过生产兼具尺寸、功能和性能优势的封装产品，封装工艺的效率有望得到进一步提升。

※ 来源SK海力士2023年6月27日

近年来，半导体封装变得越发复杂，更加强调设计的重要性。半导体封装设计工艺需要各类工程师和业内人士的共同参与，以共享材料信息、开展可行性测试、并优化封装特性。在本系列第四篇文章中，我们探讨了不同类型的半导体封装。本篇文章将详细阐述半导体封装设计工艺的各个阶段，并介绍确保封装能够发挥半导体高质量互连平台作用的不同分析方法。

▲图1：半导体封装设计流程的各个方面（ⓒ HANOL出版社）

图1显示了半导体封装设计工艺的各项工作内容。首先，封装设计需要芯片设计部门提供关键信息，包括芯片焊盘（Chip Pad）坐标、芯片布局和封装互连数据。然后，团队将根据封装材料设计由基板（Substrate）和引线框架（Leadframe）组成的半导体封装结构。这一过程涉及应用设计规则，需要充分考虑封装的批量生产、制造过程、工艺条件和所需设备等。

封装可行性审查应在封装开发初期进行，审查结果需要提交给芯片和产品设计人员做进一步反馈。完成可行性研究后，须向封装制造商下订单，并附上封装、工具、引线框架和基板的设计图纸。交付用于封装的晶圆时，除了引线或焊接凸点（Solder Bump）连接的设计图纸外，还需要准备好工具、引线框架材料和基板。引线或焊接凸点连接的设计图纸必须提前分享给封装工艺及制造工程师。

收到这些设计图纸后，封装设计工程师将开展可行性测试。具体来讲，使封装锡球（Solder Ball）的布局和芯片的焊盘序列关联在一起，以确定这种布线方式是否可行。通过前期的可行性研究，工程师将提出有关封装锡球排列、封装尺寸和规格的建议，以改进半导体芯片和器件的特性与工艺。

▲图2：封装设计优化流程（ⓒ HANOL出版社）

封装设计优化流程如图2所示。在封装可行性审查的初始阶段，提出最佳焊盘位置，再确保接线的可行性。为了优化这些工艺特性，需要对结构特性、热特性和电气特性进行分析。

如今，为了满足半导体行业针对传输速度、集成度和性能日益增长的需求，这些特性有必要进行全面提升。就电气特性而言，封装时增加锡球，可以增加链接印刷电路板（PCB）上引脚（Pin）的数量，从而添加更多布线。这样一来，基板、引线框架和印刷电路板的设计将变得更加精细和复杂。这就会导致这些设备的制造会受制于封装公司和基板等组件制造商的工艺能力。因此，在半导体封装设计中，为了避免质量问题，需要制定与材料、工艺和设备相关的设计规则，定期对这些规则进行审查，并分享给芯片设计人员及基板和封装制造商。

基于共享的设计规则，封装工艺工程师和基板制造工艺工程师可合力缩小封装锡球的尺寸和间距，以及信号布线的宽度和间隔。同样，设计规则中还会明确规范从工艺性能到电气规格在内的一系列细节。此外，设计规则中还会详细说明管理封装和基板容差1的方法，以及核查封装工艺性能的方法。

更具体地说，设计规则还可以用来满足严格的电气规格容差管理。为了满足电气规格，团队需要根据预先验证的设计数据绘制图纸，来规划并依次制定三个方面的容差：每条高速信号线；管理每条信号线阻抗2一致性的电介质3厚度；以及能够实现最佳低功耗设计的过孔尺寸4。另一方面，为了提高封装效率和批量生产能力，团队在设计诸如基板等器件时会考虑使用标记模式，以注明符合标准的器件，并将其作为设计规则进行管理。

1 容差(Tolerance)：性能差异导致的空间或数字上的误差范围。

2 阻抗(Impedance)：衡量电路阻碍电流通过能力程度的指标。

3 电介质(Dielectric)：通过施加电场可以被极化的一种电绝缘体。

4 过孔尺寸(Via Size)：印刷电路板中不同层之间用于电气连接的孔的尺寸。

针对半导体封装结构，可通过计算机模拟的方式去分析。通常情况下，计算机模拟分析过程会将推导出的一般方程应用于特定条件中，以便深入了解特定情况。标准的计算机模拟分析过程包括四个步骤。

首先，将支配某种自然现象的要素以及这些要素之间的关系归纳为数学表达式，如控制方程5，然后对分析对象进行建模，以便进行计算机模拟。接下来，将控制方程应用到模型中，进行数学计算，最后将计算结果应用于现象进行分析。计算机模拟分析方法主要分为：有限差分法（Finite Difference Method）、有限元法（Finite Element Method, FEM）和有限体积法（Finite Volume Method）。其中，有限元法被广泛应用于分析半导体结构。从工程角度而言，有限元法指将无限数量的点和自由度6转化为有限数量的点和自由度的能力，这些点随后被纳入线性方程组进行计算。

5 控制方程(Governing Equation)：构成计算机代码基础的数学公式。在计算建模场景中，控制方程决定由代码提前预设的隐藏的流体行为。

6 自由度(Degrees of Freedom)：对某一统计量进行最终计算时，可以自由变化的数值的个数。

有限元法由有限数量的被称为元素的构建模块组成。每个元素都包含有限数量的点和一个控制方程，而数值则通过求解方程获得。为了深化对结构分析的了解，我们有必要知道结构分析所需材料的三个关键属性：热膨胀系数（CTE）、泊松比（Poisson’s Ratio）和应力（Stress）。

热膨胀系数是用来描述材料因温度波动而发生长度变化的一项指标。一般来说，温度升高时材料膨胀，温度下降时材料收缩。因此，热膨胀系数被定义为单位温度上升时材料长度的增幅量。泊松比指材料在垂直于特定载荷方向上的膨胀或收缩，考虑物体所受的推拉作用可有助于我们更好地了解泊松比的概念。如果我们从两端纵向拉动一个物体并对其施加拉力，那么物体会沿着长度方向伸展，沿着宽度方向收缩。但是，如果我们从两端纵向推挤一个物体并对其施加压缩力，那么物体会沿着这个力的方向收缩，沿着宽度方向伸展。最后，应力指物体在受到外部作用时在内部形成的内力，用以抵抗这股外力，同时保持物体的形状不变。应力压力是以单位进行测量的。

这些材料特性应用于半导体封装结构分析的三个主要领域：封装翘曲、焊点可靠性和封装强度。

在进行封装时，当温度上升然后回落到室温时，不同材料之间由于热膨胀系数不同，可能导致封装翘曲并造成封装缺陷。因此，我们应基于产品结构、材料的弹性模量7、热膨胀系数、工艺温度和时间，对封装进行结构性分析，以便更好地预防翘曲及封装缺陷。

7 弹性模量(Elastic Modulus)：在固体力学中表示材料刚度的数值，是应力与应变的比值。

焊锡主要用于半导体封装和PCB基板之间的机械和电气连接。由于焊点可靠性非常重要，所以我们需要在封装前对焊点进行结构性分析，以改进封装结构和材料。

焊锡的失效主要源于两个方面的共同作用——平面收缩造成的剪切断裂以及轴向拉伸造成的拉伸断裂。因此，在焊点结构分析中，需要对各种工艺或使用条件下施加到焊点的应力值进行分析。

因为封装的作用是保护芯片免受外部影响，所以芯片在受外部影响时表现出的稳健性要依靠封装强度。为了确定封装的稳健性，我们可以使用万能试验机（UTM）8进行三点弯曲或四点弯曲试验，由此计算断裂强度。结构性分析可以模拟用万能试验机进行的实验，从而推导出封装各个区域的应力水平，并以特定材料的断裂强度为参考来预测整个产品的断裂强度。

8 万能试验机(UTM)：一种测量材料强度的仪器，通过用一定重量拉伸或压缩材料来测量其抗拉、抗弯和抗压强度。

电子设备在运行时会消耗电能并产生热量。这种热量会提高包括半导体产品在内元件的温度，从而损害电子设备的功能性、可靠性和安全性。因此，电子设备必须配备适当的冷却系统，以确保元件在任何环境下均能保持在一定温度水平下。

鉴于散热性能在半导体封装中的重要作用，热分析也成为了一项必不可少的测试内容。因此，必须提前准确了解半导体封装在系统应用时产生的热量、封装材料与结构的散热效果、以及温度效应，并将其反应在封装设计中。

▲图3：封装的关键温度点（ⓒ HANOL出版社）

对半导体封装实施并使用热分析，我们需要定义封装的关键温度点，包括：环境温度（Ta）、结温（Tj）、壳温（Tc）和板温（Tb）。封装规格的温度通常为最高结温（Tj max.）或者最高壳温，这两点指的是确保半导体器件正常工作的最高温度。图3显示了封装原理示意图中的各个温度点。

▲图4：封装中的热特性类型（ⓒ HANOL出版社）

使用封装的主要温度点可以计算出热阻，热阻是最重要的热保护特性。封装热阻是一个指数，单位为℃/W，表示当芯片产生1瓦热量时，半导体产品相对于环境温度所上升的温度。该比值根据每种产品和环境条件而变化。常见的热阻类型包括结到环境热阻（Ja）、结到板热阻（Jb）和结到壳热阻（Jc），它们是封装的抗热性指标。

▲图5：封装RLGC模型示例（ⓒ HANOL出版社）

随着半导体芯片传输速度的提升和密度的增大，封装也对半导体产品的特性产生重大影响。特别是在封装高性能半导体芯片时，必须要对封装状态进行精确的电气模拟。为了预测由高性能半导体芯片的复杂布线引起的电气问题，需要使用诸如RLGC等模型。因此，电气模拟可以创建各种模型，并利用这些模型来预测高速数字系统中的数据传输用时、信号质量和形状精度。

在封装电气分析过程中，电气模型的基本元素包括电阻（Resistance）、电感（Inductance）和电容（Capacitance）。电阻的强度足以阻碍电流的流动，它与物体中的单位电流成反比。电感是电路中电流变化引起的电磁感应形成的反电动势的比率。最后，电容是电容器在单位电压作用下储存电荷的物理量。

▲图6：电气分析的不同方面（ⓒ HANOL出版社）

如图5所示，利用RLGC建模，可以预测的最重要特性，即信号完整性（SI）、电源完整性（PI）和电磁干扰（EMI）。信号完整性衡量的是电信号的质量，电源完整性衡量的是电源传输的质量。最后，EMI指电磁干扰，即辐射或传导的电磁波会干扰其他设备的运行的因素。因此，应提前检查噪声问题，尽可能缩短其发展周期，确保电源完整性和电源配送系统能够支持创建可靠的电路板。信号完整性、电源完整性和电磁干扰之间存在着密切的有机联系，因此，综合考量这三种特性的设计方案对于电气分析至关重要。

无论单个芯片性能如何提高，如果不能妥善管理封装内芯片和供电电网间连接路径的电磁特性，整体系统性能就无法得到保障。因此，封装设计工艺和相关分析对于确保芯片的运行和持续发展至关重要。通过遵循特定设计规则，可以创建具备最佳特性的半导体封装蓝图。随后可以通过结构分析、热分析和电气分析对封装特性进行优化。通过各阶段的设计和分析，最终可以满足市场对半导体的传输速度、集成度和性能方面日益增加的需求。

※ 来源SK海力士2023年7月25日

在本系列第三篇文章中，我们了解到半导体封装方法主要分为两种：传统封装和晶圆级封装。接下来，本文将重点介绍这两种封装方法，以及两者在组装方法和功能方面的差异。在本篇文章中，将着重介绍传统封装方法。

图1显示了塑料封装的组装工艺，塑料封装是一种传统封装方法，分为引线框架封装（Leadframe Package）和基板封装（Substrate Package）。这两种封装工艺的前半部分流程相同，而后半部分流程则在引脚连接方式上存在差异。

▲图1：引线框架封装和基板封装的组装步骤（ⓒ HANOL出版社）

晶圆经过测试后，首先要经过背面研磨（Backgrinding），以达到所需厚度；然后进行晶圆切割（Wafer Sawing），将晶圆切割成芯片；选择质量良好的芯片，通过芯片贴装（Die Attach）工艺将芯片连接到引线框架或基板上；之后通过引线键合（Wire Bonding）的方式实现芯片与基板之间的电气连接；最后使用环氧树脂模塑料（EMC）进行密封保护。引线框架封装和基板封装在前半部分流程中均采用上述步骤。

在后半部分流程中，引线框架封装采用如下步骤：通过切筋（Trimming）1的方式将引线分离；通过电镀（Solder Plating）将锡球置放至引线末端；最后是成型（Forming）工艺，成型工艺将封装分离为独立单元，并弯曲引线，以便将它们连接到系统板上。而对于基板封装，则是在进行植球（Solder Ball Mounting），即锡球被焊接在基板焊盘上之前，先完成模塑；之后进行切割，成为独立封装，也可称之为切单（Singulation）。接下来的内容中，将阐述传统封装方法的组装工艺，并重点介绍基板封装的八个步骤。

1 切筋（Trimming）：一种应用于引线框架封装的工艺，使用剪切冲床去除引线之间的阻尼条。

背面研磨工艺可确保将晶圆加工成适合其封装特性的最佳厚度。该工艺包括对晶圆背面进行研磨处理并将其安装在环形框架内，如图2所示。

▲图2：晶圆背面研磨工艺的四个步骤（ⓒ HANOL出版社）

在对晶圆背面进行研磨之前，首先需要在晶圆正面覆盖一层保护胶带，称之为背面研磨保护胶带。这是为了防止用于绘制电路的晶圆正面遭受物理性损害。之后使用研磨轮（Grinding Wheel）对晶圆背面进行研磨，使其变得更薄。在这个过程中，需要先用高速旋转的粗磨轮去除大部分多余材料；再用细磨轮对表面进行精磨，以达到理想厚度；最后使用精拋光垫（Fine Pad）对晶圆进行抛光，使其表面变得光滑。如果晶圆表面粗糙，那么在后续工艺中施加应力（Stress）时，会使其更易产生裂痕，导致芯片断裂。因此，通过抛光来防止裂痕形成，对于减少芯片破损具有重要意义。

对于单芯片封装而言，通常需要将晶圆研磨到约200-250微米（μm）的厚度。而对于堆叠封装而言，因将多个芯片堆叠在同一封装体中，所以芯片（晶圆）需要研磨至更薄。然而，研磨晶圆背面所产生的残余应力会导致晶圆正面收缩，这样可能会引发晶圆弯曲成弧形；此外随着晶圆变薄，其弯曲度也会增加。因此为了保持晶圆平整，首先需要在晶圆背面贴上承载薄膜（Mounting Tape），然后将其固定在环形框架内。最后，去除用于保护晶圆正面器件的背面研磨保护胶带，露出半导体器件，背面研磨工艺即视为完成。

晶圆切割是指沿着晶圆上的划片槽（Scribe Lane）2进行切割，直到分离出芯片的工艺，也被称为划片工艺。晶圆切割是芯片封装工艺的必要工序。

图3给出了使用刀片切割法将晶圆分割为芯片的示例。在这种晶圆切割方法中，使用轮状锯片来切割和分离晶圆。这种锯片采用高硬度的金刚石刀头沿着晶圆划片线切割，晶圆格状划片线如图左侧所示。由于锯片旋转时会产生容差3，因此划片线宽度必须超过砂轮厚度。

2 划片槽（Scribe Lane）：从晶圆上切割芯片时，既不影响附近器件，又可满足切片分布所需的足够宽度的空间。

3 容差：性能差异导致的空间或数字上的误差范围。

▲图3：通过刀片切割工艺将晶圆切割成芯片（ⓒ HANOL出版社）

刀片切割存在一个问题：由于切割过程中刀片直接接触晶圆，因此当晶圆变得越来越薄时，发生断裂的可能性也随之增加。而另一种晶圆切割方法——激光切割（Laser Dicing），在切割过程中则无需直接接触晶圆，而是在晶圆背面利用激光来完成切割，可非常有效地解决断裂问题。因为激光切割工艺能尽量避免对晶圆表面造成损害，可以保持芯片的坚固性，所以它更适用于切割较薄的晶圆。

随着晶圆厚度越来越小，先切割后研磨（DBG）这一方法从而被提出。DBG在晶圆切割过程中采取了相反的顺序，以减少芯片损坏。传统工艺先对晶圆背面进行研磨，再对晶圆进行切割；而DBG则先对晶圆进行部分切割，再对晶圆背面进行研磨，最后通过承载薄膜扩张法（MTE）4使其被彻底切割。

4 承载薄膜扩张法（MTE）：利用激光进行隐形切割并在晶圆上形成凹槽后，使贴在晶圆上的承载薄膜出现扩张。然后，在相应区域施加作用力，使晶圆分割成芯片。

如图4所示，芯片贴装是指从承载薄膜上拾取经过晶圆切割后的芯片，并将其贴装在涂有粘合剂的基板或引线框架上的工艺。

▲图4：芯片贴装工艺（ⓒ HANOL出版社）

晶圆切割的过程中，需防止已切割的芯片从承载薄膜上脱落；而贴装的过程，则须将芯片从承载薄膜上顺利剥离。如果承载薄膜的黏附力太强，在剥离过程中可能会对芯片造成损坏。因此在晶圆切割过程中需确保粘合剂具有较强的粘合力；而在贴片之前，需用紫外线对晶圆进行照射，以减弱其粘合力，此时，只需从承载薄膜上剥离通过晶圆测试的芯片即可。

剥离出来的芯片必须使用粘合剂重新贴装到基板上，由于粘合剂的类型不同，所需的贴装工艺也有所不同。如果使用液体粘合剂，则必须使用类似于注射器的点液器或通过网板印刷（Stencil Printing）5提前将粘合剂涂在基板上。而固体粘合剂通常做成胶带的形式，也被称为晶片黏结薄膜（Die Attach Film, DAF）或晶圆背面迭片覆膜（WBL），则更适用于堆叠封装。在完成背面研磨后，在承载薄膜和晶圆背面之间粘贴晶片黏结薄膜；切割晶圆时，晶片黏结薄膜也会同时被切割；由于晶片黏结薄膜会连同其粘接的芯片一起脱落，因此可将晶片黏结薄膜粘接到基板上或其他芯片上。

5 网板印刷（Stencil Printing）：一种使用镂空模板将糊状材料涂抹到诸如基板等器件的印刷方法。

互连是指芯片之间、芯片与基板之间，以及封装体内其它组合间的电气连接。接下来将介绍引线键合及倒片键合（Flip Chip Bonding）这两种互连方式。

▲图5：引线键合工艺的七个步骤（ⓒ HANOL出版社）

引线键合是使用金属线，利用热、压力和振动实现芯片与基板间的电气连接的工艺。金属引线的材质通常为金（Au），因为金具有良好的导电性和延展性。引线键合类似于缝纫，金属引线充当缝线，毛细管劈刀（Capillary）6充当缝针。引线宛如纱线缠绕在线轴并安装到设备上，之后将引线拉出，穿过毛细管劈刀正中央的小孔，在毛细管劈刀末端形成尾线。当采用电子火焰熄灭工艺（EFO）7在引线末端制造出强烈的电火花时，尾线部分将熔化并凝固，在表面张力作用下形成无空气球（FAB，Free Air Ball）。

FAB制作完成后需对其施压，使其粘合至焊盘，即完成一次球键合（Ball Bonding）。毛细管劈刀在基板移动时，引线会像缝线一样被拉出，形成一个引线环。向引线施加力量，将其按压到基板上的电气连接插脚，即金手指（Bond Finger），以此来实现针脚式键合（Stitch Bonding）8。针脚式键合后，向后拉紧引线，形成尾线，最后断开尾线，以完成芯片与基板间连接过程的最后一步。在引线键合过程中，其它芯片焊盘和基板金手指之间同样重复以上过程。

6 毛细管劈刀（Capillary）：引线键合设备中辅助引线连接芯片电极与引线端子的工具。

7 电子火焰熄灭（EFO）：用电火花熔化引线形成无空气球的工艺。

8 针脚式键合（Stitch Bonding）：在半导体封装过程中，通过按压方式将引线键合到焊盘上。

倒片键合是通过在芯片顶部形成的凸点来实现芯片与基板间的电气和机械连接。因此，倒片键合的电气性能优于引线键合。倒片键合分为两种类型：批量回流焊工艺（Mass Reflow，MR）和热压缩工艺（Thermo Compression）。批量回流焊工艺通过在高温下熔化接合处的锡球，将芯片与基板连接在一起。而热压缩工艺则通过向接合处施加热量和压力，实现芯片与基板间的连接。

仅仅依靠凸点无法处理芯片和基板之间因热膨胀系数（CTE）9差异所产生的应力，因此需要采用底部填充工艺，使用聚合物填充凸点间隙，以确保焊点可靠性。填充凸点间隙的底部填充工艺主要有两种：一是后填充（Post-Filling），即在倒片键合之后填充材料；二是预填充（Pre-Applied Underfill），即在倒片键合之前填充材料。此外，根据底部填充方法的不同，可将后填充分为毛细管底部填充（Capillary Underfill，CUF）和模塑底部填充（Molded Underfill，MUF）。毛细管底部填充是在倒片键合后，使用毛细管劈刀沿着芯片的侧面注入底部填充材料以填补凸点间隙；而模塑底部填充则是在倒片键合后，将环氧树脂模塑料作为底部充填材料来发挥填充作用。

9 热膨胀系数（CTE）：一种材料性能，用于表示材料在受热情况下膨胀的程度。

芯片在完成引线键合或倒片键合后，需进行封装，以保护芯片结构免受外部冲击。此类保护工艺涵盖模塑、密封和焊接，但只有模塑工艺适用于塑料封装。模塑工艺使用环氧树脂模塑料，将热固性树脂（Thermosetting Resin）10与多种无机材料混合，封装在芯片、引线等部件周围进行保护，使这些部件免受外部物理性和化学性损害，并可根据实际需求制作成相应的封装尺寸或形状。

10 热固性树脂（Thermosetting Resin）：一种稳定的聚合物材料，在加热后会发生聚合反应从而硬化并形成聚合物。它主要用于制作环氧树脂模塑料，通过防止热损伤、机械损伤，及腐蚀以保护半导体电路的电子和电气性能。

模塑工艺需在模具中进行。根据传递模塑法（Transfer Molding）的工艺，需要将引线键合连接芯片的基板放置在两个模具上，同时将环氧树脂模塑料片放置在中间，然后施加热量和压力，使固态环氧树脂模塑料熔化为液态，流入模具并填充间隙。但使用传递模塑法工艺也面临一些问题，随着芯片与封装顶部之间的空隙不断变小，使用环氧树脂模塑料等液体很难完成填充；此外，随着基板尺寸越来越大，模具尺寸也需相应加大，同样也加大了使用环氧树脂模塑料填充间隙的难度。

近年来，传递模塑法工艺已达到极致。随着封装内堆叠的芯片数量不断增加，封装厚度逐渐变薄，芯片与封装顶部之间的空隙持续缩小。为了降低制造成本，芯片被大批量加工，基板的尺寸也在不断增大。因此，压缩模塑法（Compression Molding）成为了填充小空隙的解决方案。在压缩模塑法的工艺中，模具中会预先填充环氧树脂模塑料粉末，基板放入模具中后，随后施加热量和压力，模具中填充的环氧树脂模塑料粉末会液化并最终成型。在这种情况下，环氧树脂模塑料会即刻熔化为液体，无需流动便可填充间隙，因此成为了填充芯片与封装顶部之间小空隙的理想选择。

打标（Marking）是指在半导体封装表面刻印产品信息的工艺，包括半导体类型、制造商，以及客户要求的图案、符号、数字或字母等。这在封装后的半导体产品出现故障时尤为重要，因为标记有助于追踪产品故障原因等。打标既可以使用激光灼烧环氧树脂模塑料等材料来进行刻印，也可以使用油墨压印。

对于塑料封装，必须在封装表面刻印所需信息之前进行模塑。由于激光打标只是简单的刻印行为，所以黑色环氧树脂模塑料通常会作为首选，因为它可以增加标记的易读性。考虑到刻印字符或符号不易着色，因此，在黑色背景上刻印会使标记更加明显。接下来两个步骤是基板封装的最后阶段，也是基板封装和引线框架封装工艺之间的区别所在。

基板封装中的锡球不仅可以作为封装体和外部电路之间的电气通路，还可提供机械连接。植球工艺是将锡球粘合至基板焊盘的过程。在该工艺的第一步，将助焊剂（Flux）11涂抹在焊盘上，并将锡球放置在焊盘上。然后通过回流焊工艺熔化并粘合锡球，之后清洗并去除助焊剂。助焊剂的作用是在回流焊过程中清除锡球表面杂质和氧化物，使锡球均匀熔化，形成洁净表面。锡球熔化后便会流入基板上覆盖的网板，即可填充网板上的每个孔隙。最后，将基板和网板分离，但因助焊剂具有黏附力，锡球仍然会留在基板上。由于焊盘上预先涂抹了助焊剂，因此锡球会暂时粘合并附着在焊盘上。

11 助焊剂（Flux）：一种有助锡球附着在铜表面的水溶性和油溶性溶剂。

▲图6：回流焊工艺的温度曲线（ⓒ HANOL出版社）

通过回流焊工艺，在助焊剂的作用下附着于基板焊盘上锡球会熔化。图6显示了回流焊工艺的温度曲线。在锡球达到熔化温度之前，助焊剂会在吸热区（Soak Zone）被激活，以清除锡球表面氧化物和杂质。当温度高于熔化温度时，锡球会熔化并粘合在焊盘上，但熔化后的锡球不会完全流走。相反，它们会在表面张力的作用下，在除了其与焊盘粘合在一起的金属部分以外的所有区域，形成一个球形。随着温度逐渐下降，锡球会保持其形状并再次凝固。

切单（Singulation）是基板封装工艺的最后一道工序。即使用刀片将成品基板切割为单独的封装。切单完成后，将封装放在托盘上进行测试，并完成其余步骤。

传统封装工艺组装涉及的各个步骤彰显了精准对齐、最佳电气连接、坚固保护措施以防止外部损坏等要素，这些步骤在封装流程中都是不可或缺的。在下一篇文章中，我们将详细探讨半导体封装的另一种主要类型—晶圆级封装。

※ 来源SK海力士2023年7月25日

在本系列第六篇文章中，我们介绍了传统封装的组装流程。本文将是接下来的两篇文章中的第一集，重点介绍半导体封装的另一种主要方法——晶圆级封装（WLP）。本文将探讨晶圆级封装的五项基本工艺，包括：光刻（Photolithography）工艺、溅射（Sputtering）工艺、电镀（Electroplating）工艺、光刻胶去胶（PR Stripping）工艺和金属刻蚀（Metal Etching）工艺。

晶圆级封装是指晶圆切割前的工艺。晶圆级封装分为扇入型晶圆级芯片封装（Fan-In WLCSP）和扇出型晶圆级芯片封装（Fan-Out WLCSP），其特点是在整个封装过程中，晶圆始终保持完整。除此之外，重新分配层（RDL）封装、倒片（Flip Chip）封装及硅通孔1（TSV）封装通常也被归类为晶圆级封装，尽管这些封装方法在晶圆切割前仅完成了部分工序。不同封装方法所使用的金属及电镀（Electroplating）2绘制图案也均不相同。不过，在封装过程中，这几种方法基本都遵循如下顺序。

1 硅通孔（TSV , Through-Silicon Via）: 一种可完全穿过硅裸片或晶圆实现硅片堆叠的垂直互连通道。

2 电镀 (Electroplating): 一项晶圆级封装工艺，通过在阳极上发生氧化反应来产生电子，并将电子导入到作为阴极的电解质溶液中，使该溶液中的金属离子在晶圆表面被还原成金属。

完成晶圆测试后，根据需求在晶圆上制作绝缘层（Dielectric Layer）。初次曝光后，绝缘层通过光刻技术再次对芯片焊盘进行曝光。然后，通过溅射（Sputtering）3工艺在晶圆表面涂覆金属层。此金属层可增强在后续步骤中形成的电镀金属层的黏附力，同时还可作为扩散阻挡层以防止金属内部发生化学反应。此外，金属层还可在电镀过程中充当电子通道。之后涂覆光刻胶（Photoresist）以形成电镀层，并通过光刻工艺绘制图案，再利用电镀形成一层厚的金属层。电镀完成后，进行光刻胶去胶工艺，采用刻蚀工艺去除剩余的薄金属层。最后，电镀金属层就在晶圆表面制作完成了所需图案。这些图案可充当扇入型WLCSP的引线、重新分配层封装中的焊盘再分布，以及倒片封装中的凸点。下文将对每道工序进行详细介绍。

3 溅射 (Sputtering): 一项利用等离子体束对靶材进行物理碰击，使靶材粒子脱落并沉积在晶圆上的工艺。

▲图1：各类晶圆级封装工艺及相关步骤

光刻对应的英文是Photolithography，由“-litho（石刻）”和“graphy（绘图）”组成，是一种印刷技术，换句话说，光刻是一种电路图案绘制工艺。首先在晶圆上涂覆一层被称为“光刻胶”的光敏聚合物，然后透过刻有所需图案的掩模，选择性地对晶圆进行曝光，对曝光区域进行显影，以绘制所需的图案或图形。该工艺的步骤如图2所示。

▲图2：光刻工艺步骤

在晶圆级封装中，光刻工艺主要用于在绝缘层上绘制图案，进而使用绘制图案来创建电镀层，并通过刻蚀扩散层来形成金属线路。

▲图3：摄影与光刻的对比

为更加清楚地了解光刻工艺，不妨将其与摄影技术进行比较。如图3所示，摄影以太阳光作为光源来捕捉拍摄对象，对象可以是物体、地标或人物。而光刻则需要特定光源将掩模上的图案转移到曝光设备上。另外，摄像机中的胶片也可类比为光刻工艺中涂覆在晶圆上的光刻胶。如图4所示，我们可以通过三种方法将光刻胶涂覆在晶圆上，包括旋涂（Spin Coating）、薄膜层压（Film Lamination）和喷涂（Spray Coating）。涂覆光刻胶后，需用通过前烘（Soft Baking）来去除溶剂，以确保粘性光刻胶保留在晶圆上且维持其原本厚度。

如图5所示，旋涂将粘性光刻胶涂覆在旋转着的晶圆中心，离心力会使光刻胶向晶圆边缘扩散，从而以均匀的厚度分散在晶圆上。粘度越高转速越低，光刻胶就越厚。反之，粘度越低转速越高，光刻胶就越薄。对于晶圆级封装而言，特别是倒片封装，光刻胶层的厚度须达到30 μm至100 μm，才能形成焊接凸点。然而，通过单次旋涂很难达到所需厚度。在某些情况下，需要反复旋涂光刻胶并多次进行前烘。因此，在所需光刻胶层较厚的情况下，使用层压方法更加有效，因为这种方法从初始阶段就能够使光刻胶薄膜达到所需厚度，同时在处理过程中不会造成晶圆浪费，因此成本效益也更高。但是，如果晶圆结构表面粗糙，则很难将光刻胶膜附着在晶圆表面，此种情况下使用层压方法，会导致产品缺陷。所以，针对表面非常粗糙的晶圆，可通过喷涂方法，使光刻胶厚度保持均匀。

▲图4：光刻胶涂覆的三种方法

▲图5：旋涂方法示意图

完成光刻胶涂覆和前烘后，接下来就需要进行曝光。通过照射，将掩模上的图案投射到晶圆表面的光刻胶上。由于正性光刻胶（Positive PR）在曝光后会软化，因此使用正性光刻胶时，需在掩模去除区开孔。负性光刻胶（Negative PR）在曝光后则会硬化，所以需在掩模保留区开孔。晶圆级封装通常采用掩模对准曝光机（Mask Aligner）4或步进式光刻机（Stepper）5作为光刻工艺设备。

4 掩模对准曝光机（Mask Aligner）: 一种将掩模上的图案与晶圆进行对准，使光线穿过掩模并照射在晶圆表面的曝光设备。

5 步进式光刻机（Stepper）: 一种在工件台逐步移动时，通过开启和关闭快门控制光线以进行光刻的机器。

显影（Development）是一种利用显影液来溶解因光刻工艺而软化的光刻胶的工艺。如图6所示，显影方法可分为三种，包括：水坑式 显影（Puddle Development），将显影液倒入晶圆中心，并进行低速旋转；浸没式显影（Tank Development），将多个晶圆同时浸入显影液中；喷淋式显影（Spray Development），将显影液喷洒到晶圆上。图7显示了静态显影方法的工作原理。完成静态显影后，通过光刻技术使光刻胶形成所需的电路图案。

▲图6：三种不同的显影方法

▲图7：水坑式显影方法的工作原理

溅射是一种在晶圆表面形成金属薄膜的物理气相沉积（PVD）6工艺。如果晶圆上形成的金属薄膜低于倒片封装中的凸点，则被称为凸点下金属层（UBM，Under Bump Metallurgy）。通常凸点下金属层由两层或三层金属薄膜组成，包括：增强晶圆粘合性的黏附层；可在电镀过程中提供电子的载流层；以及具有焊料润湿性（Wettability）7,并可阻止镀层和金属之间形成化合物的扩散阻挡层。例如薄膜由钛、铜和镍组成，则钛层作为黏附层，铜层作为载流层，镍层作为阻挡层。因此，UBM对确保倒片封装的质量及可靠性十分重要。在RDL和WLCSP等封装工艺中，金属层的作用主要是形成金属引线，因此通常由可提高粘性的黏附层及载流层构成。

如图8所示，在溅射工艺中，首先将氩气转化为等离子体（Plasma）8，然后利用离子束碰击靶材（Target），靶材的成分与沉积正氩离子的金属成分相同。碰击后，靶材上的金属颗粒会脱落并沉积在晶圆表面。通过溅射，沉积的金属颗粒具有一致的方向性。尽管晶圆平坦区经过沉积后厚度均匀，但沟槽或垂直互连通路（通孔）的沉积厚度可能存在差异，因此就沉积厚度而言，此类不规则形状会导致平行于金属沉积方向的基板表面的沉积厚度，比垂直于金属沉积方向的基板表面沉积厚度薄。

6 物理气相沉积（PVD）:  一种产生金属蒸气，并将其作为一种厚度较薄且具有粘性的纯金属或合金涂层沉积在导电材料上的工艺。

7 润湿性（Wettability）: 因液体和固体表面的相互作用，使液体在固体表面扩散的现象。

8 等离子体（Plasma）: 一种因质子和电子的自由运动而呈电中性的物质状态。当持续对气体状物质进行加热使其升温时，便会产生由离子和自由电子组成的粒子集合体。等离子体也被视为固态、液态和气态之外的“第四种物质状态”。

▲图8：溅射的基本原理

电镀是将电解质溶液中的金属离子还原为金属并沉积在晶圆表面的过程，此过程是需要通过外部提供的电子进行还原反应来实现的。在晶圆级封装中，采用电镀工艺形成厚金属层。厚金属层可充当实现电气连接的金属引线，或是焊接处的凸点。如图9所示，阳极上的金属会被氧化成离子，并向外部电路释放电子。在阳极处被氧化的及存在于溶液中的金属离子可接收电子，在经过还原反应后成为金属。在晶圆级封装的电镀工艺中，阴极为晶圆。阳极由作为电镀层的金属制成，但也可使用如铂金的不溶性电极（Insoluble Electrode）9。如果阳极板由作为镀层的金属制成，金属离子就会从阳极板上溶解并持续扩散，以保持溶液中离子浓度的一致性。如果使用不溶性电极，则必须定期补充溶液中因沉积到晶圆表面而消耗的金属离子，以维持金属离子浓度。图10展示了阴极和阳极分别发生的电化学反应。

9 不溶性电极（Insoluble Electrode）: 一种主要用于电解和电镀的电极。它既不溶于化学溶液，也不溶于电化学溶液。铂金等材料常被用于制作不溶性电极。

▲图9：电镀过程

▲图10：阴极和阳极电化学反应公式

在放置晶圆电镀设备时，通常需确保晶圆的待镀面朝下，同时将阳极置于电解质溶液中。当电解质溶液流向晶圆并与晶圆表面发生强力碰撞时，就会发生电镀。此时，由光刻胶形成的电路图案会与待镀晶圆上的电解质溶液接触。电子分布在晶圆边缘的电镀设备上，最终电解质溶液中的金属离子与光刻胶在晶圆上绘制的图案相遇。随后，电子与电解质溶液中的金属离子结合，在光刻胶绘制图案的地方进行还原反应，形成金属引线或凸点。

在所有使用光刻胶图案的工艺步骤完成后，必须通过光刻胶去胶工艺来清除光刻胶。光刻胶去胶工艺是一种湿法工艺，采用一种被称为剥离液（Stripper）的化学溶液，通过水坑式、浸没式，或喷淋式等方法来实现。通过电镀工艺形成金属引线或凸点后，需清除因溅射形成的金属薄膜。这是非常必要的一个步骤，因为如果不去除金属薄膜，整个晶圆都将被电气连接从而导致短路。可采用湿刻蚀（Wet Etching）工艺去除金属薄膜，以酸性刻蚀剂（Etchant）溶解金属。这种工艺类似于光刻胶去胶工艺，随着晶圆上的电路图案变得越来越精细，水坑式方法也得到了更广泛的应用。

通过上述各个阶段工艺流程，从光刻绘制电路图案到最终的光刻胶去胶工艺，晶圆级封装确保提升了其封装效率、微型化、及可靠性。在下一篇文章中，将详细探讨采用扇入及扇出型WLCSP、重新分配层封装、倒片封装和硅通孔封装等晶圆级封装工艺。

※ 来源SK海力士2023年9月4日

本篇文章将侧重介绍不同晶圆级封装方法所涉及的各项工艺。晶圆级封装可分为扇入型晶圆级芯片封装（Fan-In WLCSP）、扇出型晶圆级芯片封装（Fan-Out WLCSP）、重新分配层（RDL）封装、倒片（Flip Chip）封装、及硅通孔（TSV）封装。此外，本文还将介绍应用于这些晶圆级封装的各项工艺，包括光刻（Photolithography）工艺、溅射（Sputtering）工艺、电镀（Electroplating）工艺和湿法（Wet）工艺。

在扇入型晶圆级芯片封装中，合格晶圆首先将进入封装生产线。通过溅射工艺在晶圆表面制备一层金属膜，并在金属膜上涂覆一层较厚的光刻胶，光刻胶厚度需超过用于封装的金属引线。通过光刻工艺在光刻胶上绘制电路图案，再利用铜电镀工艺在曝光区域形成金属引线。随后去除光刻胶，并利用化学刻蚀（Chemical Etching）工艺去除多余的薄金属膜，然后在晶圆表面制备绝缘层（Dielectric Layer），并利用光刻工艺去除锡球（Solder Ball）放置区域的绝缘层。因此，绝缘层也被称为“阻焊层”（Solder Resist），它是晶圆级芯片封装中的钝化层（Passivation Layer），即最后的保护层，用于区分锡球放置区域。如没有钝化层，采用回流焊（Reflow Soldering）等工艺时，附着在金属层上的锡球会持续融化，无法保持球状。

利用光刻工艺在绝缘层上绘制电路图案后，再通过植球工艺使锡球附着于绝缘层。植球安装完成后，封装流程也随之结束。对封装完成的整片晶圆进行切割后，即可获得多个独立的扇入型晶圆级芯片封装体。

▲图1：晶圆级回流焊设备平面图（ⓒ HANOL出版社）

在植球过程中，需要将锡球附着到晶圆级芯片封装体上。传统封装工艺与晶圆级封装工艺的关键区别在于，前者将锡球放置在基板上，而后者将锡球放置在晶圆顶部。因此，除了用于涂敷助焊剂和植球的模板需在尺寸上与晶圆保持一致之外，助焊剂涂敷、植球工艺、回流焊工艺都遵循相同步骤。

此外，回流焊设备采用基于发热板的回流焊方式，如图1所示，而不是涉及运送器的对流热风回流焊方式（Convection Reflow）。晶圆级回流焊设备在不同的加工阶段会对晶圆施加不同温度，以便保持回流焊操作所需温度条件，确保封装工艺流程能够顺利进行。

倒片封装体中凸点（Bump）是基于晶圆级工艺而完成的，而后续工序则与传统封装工艺相同。

▲图2：倒片封装工艺概览

▲图3：倒片封装凸点制作工序

由于要确保凸点拥有足够的高度，因此需选用能在晶圆上厚涂的光刻胶。铜柱凸块（CPB）1需要先后经历铜电镀和焊料电镀两道工序后形成，所使用的焊料通常为不含铅的锡银合金。电镀完成后，光刻胶随即被去除，并采用金属刻蚀工艺去除溅射而成的凸点下金属层（UBM）2，随后通过晶圆级回流焊设备将这些凸点制成球形。这里采用的焊接凸点回流焊工艺可以最大限度减少各凸点的高度差，降低焊接凸点表面的粗糙度，同时去除焊料中自带的氧化物，进而保障在倒片键合过程中增加键合强度。

1铜柱凸块（CPB）：用于倒片键合的凸点结构，旨在减少凸点间距。铜作为材料，被用于制作铜柱来承上方凸点。

2凸点下金属层（UBM）：在倒片凸点下方形成的金属层。

▲图4：重新分配层封装工艺概览

▲图5：重新分配层形成工序

利用重新分配层封装工艺，在晶圆原本焊盘上形成新焊盘，以承载额外的金属引线，此种工艺主要用于芯片堆叠。因此，如图4所示，重新分配层工序之后的封装工序遵循传统封装工序。在芯片堆叠过程中，每个单独芯片都需重复进行芯片贴装和引线键合这两道工序。

在重新分配层工艺中，首先通过溅射工艺创建一层金属薄膜，之后在金属薄膜上涂覆厚层光刻胶。随后利用光刻工艺绘制电路图案，在电路图案的曝光区域电镀金层，以形成金属引线。由于重新分配工艺本身就是重建焊盘的工艺，因此确保引线键合强度是十分重要的。这也正是被广泛用于引线键合的材料—金，被用于电镀的原因。

在扇出型晶圆级芯片封装工艺中，首先需要在等同于晶圆形状的载片上贴附一层薄膜。切割晶圆后，再按照一定间距将优质芯片贴在薄膜上，接下来对芯片间隔区域进行模塑，以形成新形状。晶圆模塑完成后，载片和薄膜将被移除。随后在新形成的晶圆上，利用晶圆设备创建金属导线，并附着锡球以便封装。最后，将晶圆切割成多个独立封装体。

制作扇出型晶圆级芯片封装体时，晶圆模塑是一项重要工序。对于扇出型晶圆级芯片封装件而言，晶圆塑膜需先在芯片上贴附同样形状的晶圆载片，而后将其放置到模塑框架中。将液状、粉状或颗粒状的环氧树脂模塑料（EMC）3加入到模塑框架内，对其进行加压和加热处理来塑膜成型。晶圆模塑不仅是扇出型晶圆级芯片封装工艺的重要工序，对于利用硅通孔（TSV）工艺制作已知合格堆叠芯片（KGSD）4也是无可或缺的工序。本篇文章的后续内容，将对此展开更详细的探讨。

3环氧树脂模塑料（EMC）：一种基于环氧树脂或热固性聚合物的散热材料。这种材料可用于密封半导体芯片，以避免芯片受到外部环境因素影响，如高温、潮湿、震动等。

4已知合格堆叠芯片（KGSD）：经过测试确认质量良好的由堆叠芯片组成的产品，最好的例子就是 HBM。

图6展示了采用中通孔（Via-middle）5方法的硅通孔封装工艺步骤。首先在晶圆制造过程中形成通孔。随后在封装过程中，于晶圆正面形成焊接凸点。之后将晶圆贴附在晶圆载片上并进行背面研磨，在晶圆背面形成凸点后，将晶圆切割成独立芯片单元，并进行堆叠。

5中通孔（Via Middle）：一种硅通孔工艺方法，在互补金属氧化物半导体形成后及金属层形成之前开展的工序。

接下来，将简单概括中通孔的基本工序。首先在前道工序（Front-end of Line）中，在晶圆上制作晶体管，如互补金属氧化物半导体等。随后使用硬掩模（Hard Mask）6在硅通孔形成区域绘制电路图案。之后利用干刻蚀（Dry Etching）工艺去除未覆盖硬掩膜的区域，形成深槽。再利用化学气相沉积工艺（Chemical Vapor Deposition）制备绝缘膜，如氧化物等。这层绝缘膜将用于隔绝填入槽中的铜等金属物质，防止硅片被金属物质污染。此外绝缘层上还将制备一层金属薄层作为屏障。

6硬掩膜（Hard Mask）：一种由硬质材料而非软质材料制成的薄膜，用于绘制更为精细的电路图案。硬掩膜本身对光线并不敏感，所以需使用光刻胶才能进一步绘制电路图案，以最终实施刻蚀工艺。

此金属薄层将被用于电镀铜层。电镀完成后，采用化学机械抛光（Chemical Mechanical Polishing）技术使晶圆表面保持平滑，同时清除其表面铜基材，确保铜基材只留在沟槽中。然后通过后道工序（Back-end of Line）完成晶圆制造。

▲图6：硅通孔封装工序（ⓒ HANOL出版社）

使用硅通孔技术制造芯片堆叠封装体时，一般可采用两种类型的封装方法。第一种方法是利用3D芯片堆叠技术的基板封装。第二种方法则需创建KGSD，然后基于KGSD来制作2.5D或3D封装。下文将详细介绍如何创建KGSD，以及如何基于KGSD来制作2.5D封装的过程。

作为利用硅通孔技术制作而成的芯片堆叠封装体，制作KGSD必需经历额外封装工艺，如2.5D封装、3D封装以及扇出型晶圆级芯片封装等，高带宽存储器（HBM）就是KGSD产品的一个典型例子。由于KGSD需经历额外封装工艺，其作为连接引脚的焊接凸点需要比传统锡球更加精细。因此3D封装体中芯片堆叠在基板上，而KGSD中的芯片则堆叠于晶圆上方，晶圆也可以视为KGSD的最底层芯片。就HBM而言，位于最底层的芯片被称为基础芯片或基础晶圆，而位于其上方的芯片则被称为核心芯片。

此方法工序如下：首先，通过倒片工艺在基础晶圆和核心晶圆的正面制作凸点。在制作2.5D封装体时，基底晶圆需要排列凸点，使之能够附着到中介层（Interposer）；相反，核心晶圆上的凸点布局则是有助于晶圆正面的芯片堆叠。在晶圆正面形成凸点后，应减薄晶圆，同时也需在晶圆背面形成凸点。然而，正如前文在介绍背面研磨工艺时所述，需注意在减薄过程中导致晶圆弯曲。在传统封装工艺中，进行减薄之前，可将晶圆贴附到贴片环架上，以防止晶圆弯曲，但在硅通孔封装工艺中，由于凸点形成于晶圆背面，所以这种保护方法并不适用。为解决此问题，晶圆承载系统（Wafer Support System）应运而生。利用晶圆承载系统，可借助临时粘合剂将带有凸点的晶圆正面贴附于晶圆载片上，同时对晶圆背面进行减薄处理。此时晶圆贴附于晶圆载片上，即使经过减薄也不会发生弯曲。

此外，因晶圆载片与晶圆形式相同，因此也可使用晶圆设备对其进行加工。基于此原理，可在核心晶圆的背面制作凸点，当核心晶圆正面及背面上的凸点均制作完成时，便可对载片进行脱粘。随后将晶圆贴附于贴片环架中，并参照传统封装工艺，对晶圆进行切割。基础晶圆始终贴附于晶圆载片上，从核心晶圆上切割下来的芯片则堆叠于基础晶圆之上。芯片堆叠完成后，再对基础晶圆进行模塑，而后进行晶圆载片脱粘。至此，基础晶圆就变成了堆叠有核心晶圆的模制晶圆。随后对晶圆进行研磨，使其厚度达到制作2.5D封装体所需标准，然后再将其切割成独立的芯片单元，以制作KGSD。HBM成品包装后将运送至制作2.5D封装体的客户手中。

晶圆承载系统是指针对晶圆背面减薄进行进一步加工的系统，该工艺一般在背面研磨前使用。晶圆承载系统工序涉及两个步骤：首先是载片键合，需将被用于硅通孔封装的晶圆贴附于载片上；其次是载片脱粘，即在如晶圆背面凸点制作等流程完工后，将载片分离。

图7展示了晶圆承载系统的工艺步骤。首先在晶圆表面涂覆临时粘合剂，使其贴附于载片上；待晶圆背面的加工工序完成后，即可对载片进行脱粘，并去除残留粘合剂，以确保晶圆表面清洁。

▲图7：晶圆承载系统工序

进行载片键合时，需要注意几个因素：首先，载片键合后的晶圆整体厚度应均匀一致；其次，键合面不应存在空隙，两片晶圆对齐应准确无误；此外还应确保晶圆边缘不受到粘合剂污染，且在处理过程中应尽量避免晶圆发生弯曲。在载片脱粘过程中，还应注意：避免晶圆脱离载片后发生损坏，如边缘剥落（Chipping）7或出现裂纹等；避免粘合剂残留；避免凸点变形。

7边缘剥落（Chipping）：芯片或晶圆边角损坏。

在基于晶圆承载系统的封装工艺中，载片脱粘是一个相对复杂且重要的工序。因此，业界已经提出并研发多种脱粘方法，并针对每一种脱粘方法开发出相应的临时粘合剂。典型的脱粘方法包括热技术、激光烧蚀（Laser Ablation）后剥离、化学溶解、机器剥离后化学清洗等。

▲图8：未切筋（上图）与切筋后（下图）的晶圆边缘对比图

如图8上半部分红圈内区域所示，将采用硅通孔工艺封装的晶圆键合到晶圆载片上，经过背面研磨后，其边缘会变得较为尖锐。此种状态下，晶圆后续还将经历光刻、金属薄膜制备、电镀以在背面制作凸点等工序，这些工序会增加晶圆边缘剥落的风险。边缘裂纹可能会延伸至晶圆内部，进而导致后续工序无法进行，最终造成严重的良品损失。为避免此问题，对于采用硅通孔工艺封装的晶圆，在其进行载片键合前，应先对晶圆正面边缘进行切筋并去除修剪部分。如图8下半部分区域所示，将切筋后的晶圆贴附于晶圆载片并对其进行背面研磨时，锋利而凸起的边缘已消失。因此，在后续工序中，晶圆边缘剥落的风险也被消除。在切筋过程中，旋转的晶圆切割刀片穿过晶圆边缘，将指定的边缘区域切除。

硅通孔封装工艺中，在晶圆正面和背面形成的凸点均用于键合，以便堆叠。同样地，在倒片键合时，批量回流焊（Mass Reflow）工艺8和热压缩（Thermocompression）工艺9也用于键合。根据堆叠方式的不同，堆叠工艺可分为芯片与芯片（Chip-to-Chip）堆叠、芯片与晶圆（Chip-to-Wafer）堆叠、晶圆与晶圆（Wafer-to-Wafer）堆叠。

8批量回流焊工艺（Mass Reflow）：将多个器件按陈列连接到基板上，然后在烤箱等中一起加热，以熔化焊料使之形成互联的工艺。因一次性处理多个器件，所以在这个术语中使用了“批量”这一词。

9热压缩工艺（Thermocompression）：对物体进行加热和加压处理，使其进行键合的一种工艺。

使用硅通孔工艺堆叠芯片时，需使用微型凸点。因此，凸点之间的间距很小，堆叠芯片之间的间距也很小，这就是以可靠性著称的热压缩工艺因被广泛使用的原因。然而，热压缩工艺也存在缺点，那就是耗时长，生产率底，因为在键合过程中必然会耗时去加热加压。因此热压缩工艺逐渐被批量回流焊工艺取代的趋势日益明显。

在此系列最近两篇文章对传统封装工艺和晶圆级封装工艺进行探索后，本系列下一篇文章将深入探究构成这些封装体的各种组件原材料。值得关注的是，下篇文章还将介绍这些小型材料的独有特性，并分析它们对半导体产品性能的影响。

※ 来源SK海力士2023年10月5日

可靠性和稳定性是保障半导体产品顺畅运行的关键因素。半导体器件的封装必须注意避免受到物理、化学和热损伤。因此，封装材料必须具备一定的质量要求。随着业界对半导体产品运行速度的要求不断提高，封装材料需要具备更优异的电气性能，比如具备低介电常数（Permittivity）1和介电损耗（Dielectric Loss）2的基板等。半导体存储器以及CPU和GPU等逻辑芯片使用的材料还需具备良好的导热性能，以便能够高效散热。显而易见，确保封装材料的先进性以满足行业需求是非常重要的。在接下来的两篇文章中，我们将探讨两种主要封装方法所用材料的特性。在本篇文章中，我们将介绍传统封装方法所使用的材料。

1介电常数（Permittivity）：指材料对外部电场的敏感度，或当电场施加到绝缘体上时，内部电荷的反应程度。

2介电损耗（Dielectric Loss）：电介质在交变电场中的电能转换。

封装材料大致可分为原材料和辅助材料。原材料是构成封装本身的一部分，直接影响着产品的质量和可靠性。而辅助材料则不属于产品的本身构成部分，它们仅在封装过程中使用，随后将被移除。

▲ 图1 传统封装工艺中不同阶段使用的材料（ⓒ HANOL出版社）

图1展示了典型传统封装工艺中使用的各类材料。在传统封装工艺中，作为原材料使用的有机复合材料包括六种：粘合剂（Adhesive）、基板（Substrate）、环氧树脂模塑料（EMC）、引线框架（Leadframe）、引线和锡球（Solder Ball），其中后三种材料为金属材料；辅助材料包括胶带和助焊剂（Flux）3等。接下来，我们将详细介绍这些尺寸较小但却不可或缺的材料，并探讨这些材料在传统封装工艺中的关键作用。

3助焊剂（Flux）：一种有助锡球附着在铜表面的水溶性和油溶性溶剂。

引线框架用于实现封装内部芯片与封装外部印刷电路板（PCB）的电气连接。通常，引线框架使用的金属板由42号合金（Alloy 42）4或铜合金制成。在制作引线框架时，通常会采用刻蚀（Etching）和冲压（Stamping）两种工艺。使用刻蚀工艺制作引线框架时，首先要在金属板上沿引线框架的图案涂覆一层光刻胶（Photoresist），将其暴露在刻蚀剂（Etchant）5中，以便去除光刻胶未覆盖的区域，这种方法通常适用于需要制作精细引线框架图案的情况。使用冲压工艺制作引线框架时，则需要在高速冲压机上安装级进模（Progressive die）6。

442号合金（Alloy 42）：一种铁基合金，其热膨胀系数与硅相似。

5刻蚀剂（Etchant）：指在刻蚀过程中使用的化学溶液和气体等具有腐蚀性的物质的总称。

6级进模（Progressive die）：一种模具技术，能够将多道工序压缩为一个连续工序。

▲ 图2 经过封装工艺处理的基板侧视图（ⓒ HANOL出版社）

与引线框架类似，基板也用于实现封装内部芯片与封装外部印刷电路板之间的电气连接。在球栅阵列封装（BGA）中，基板是半导体芯片的一个重要组成部分，该封装使用锡球来代替引线框架。图2显示的是经过封装工艺处理的基板结构侧视图。其中，锡球附着于基板底部，而引线与基板顶部连接。基板中心位置由名为“芯板（Core）”的材料构成，这种材料通过将铜箔与浸渍（Impregnation）7过耐高温双马来酰亚胺三嗪（BT）8树脂的玻璃纤维粘合在一起制成。金属引线在铜箔表面形成，之后在铜箔上涂覆阻焊剂，露出作为保护层的金属焊盘。

7浸渍（Impregnation）：一种填充浇铸过程中形成空隙的工艺，旨在降低电镀过程中涂层失效的可能性。

8双马来酰亚胺三嗪（BT）：一种用于制造印刷电路板、由耐高温双马来酰亚胺和三嗪反应制成的合成树脂。

粘合剂有粘稠状的液体形式，也有薄膜等固体形式。粘合剂主要由热固性环氧基聚合物制成，用于将芯片粘接到引线框架或基板上，还可以在芯片堆叠过程中将多个芯片粘接在一起。粘合剂要想在测试过程中表现出较高的可靠性，必须具备高粘合力、低吸湿性、良好的机械性能和低离子杂质含量等特质。除此之外，为了确保工艺质量，在高温高压粘合过程中，粘合剂必须表现出出色的流动性以及能够有效粘合界面的润湿性。为了实现高强度的界面粘合力，还需要有效地抑制空隙（Voids）9的形成。这就需要优化其流变特性，如粘度、触变性（Thixotropy）10和硬化特性，以及芯片与引线框架或基板表面之间的强粘合力。

9空隙（Voids）：材料内部形成的空洞或气孔，是在材料制造或热处理过程中出现的一种缺陷。

10触变性（Thixotropy）：液体物质的一种受到剪切力作用后粘度改变的特性。在受到剪切力作用，如搅拌等，液体物质粘度降低；在未受到剪切力作用时，液体物质粘度增加。

液体粘合剂包括环氧树脂粘合剂和硅胶粘合剂。固体粘合剂包括用于引线框架的芯片上引线（LOC）胶带、在堆叠相同尺寸芯片时用于隔离各个芯片的间隔胶带、以及用于芯片堆叠或将芯片连接到基板的晶片黏结薄膜（DAF）。晶片黏结薄膜可以用于晶圆背面，因此也被称为晶圆背面迭片覆膜（WBL）。

环氧树脂模塑料是半导体封装过程中使用的一种胶囊封装材料（Encapsulant）11，由无机硅石和热固性环氧聚合物复合而成，受热后可形成三维粘合结构。由于包覆在芯片外部，因此环氧树脂模塑料必须具备保护芯片免受外部物理和化学损伤，并且能够有效散发芯片运行时产生的热量的功能。此外，环氧树脂模塑料还须具备易于模塑的特性，以满足不同封装形状的需求。同时，由于需要与基板和芯片等其他封装材料连接，因此环氧树脂模塑料必须达到能够与这些材料紧密粘合的效果，以确保封装的可靠性。

11胶囊封装材料（Encapsulant）：由热固性聚合物组成，可形成三维结构，并在外部加热作用下硬化。其作用是保护内部器件免受高温、潮湿和撞击的影响。

▲ 图3 不同类型的环氧树脂模塑料

图3展示了不同类型的环氧树脂模塑料及其相应的工艺。片状环氧树脂模塑料主要用于传递模塑法，粉状环氧树脂模塑料通常用于压缩模塑或大尺寸晶圆模塑法。而液状环氧树脂模塑料则被用于模塑一些难以模制的晶圆。近年来，薄膜型环氧树脂模塑料在扇出型晶圆级芯片封装（WLCSP）和大尺寸面板级封装（PLP）中得到广泛应用。此外，还有用于模塑底部填充（MUF）的环氧树脂模塑料，模塑底部填充是指在倒片封装过程中同时进行底部填充与模塑的工艺。

焊锡是一种熔点较低的金属，这种特性使其广泛用于各种结构的电气和机械连接。在半导体封装中，焊锡被用于连接封装和印刷电路板；在倒片封装中，焊锡被用于连接芯片和基板。在连接封装和印刷电路板时，通常采用锡球的形式，尺寸从30微米到760微米不等。如今，随着电气性能的不断提升，连接封装和印刷电路板之间所需的引脚数量也在增加，这也间接导致了锡球尺寸被要求不断缩小。

制作锡球时需要保证其合金成分的均匀性，否则会对跌落冲击或温度循环测试的可靠性造成影响。同时，锡球还必须具有良好的抗氧化性，因为在原材料制备过程中或回流焊过程中，氧化物的过度堆积可能导致锡球出现粘合效果不佳或脱落的问题，也就是所谓的“不沾锡（Non-wetting）”问题，因此，在焊接过程中需要使用助焊剂来清除其表面的氧化膜聚集，在回流焊过程中则需要使用氮气来形成惰性气氛，以避免此类问题的产生。除此之外，焊接过程中还需要避免出现空隙，否则可能导致焊锡量不足，降低焊点可靠性。锡球的尺寸也至关重要，大小均匀的锡球有助于提高工艺效率。最后，锡球表面必须洁净无污染，以防止枝蔓晶体（Dendrite）12生长，上述这些现象都会增加故障率，降低焊点可靠性。

此前，锡球通常由锡合金（铅锡合金）制成，因具有良好的机械性能和导电性。然而在被发现铅对人体健康具有潜在危害后，铅的使用开始受到欧盟RoHS指令13等环境保护法规的严格监管，因此目前主要采用铅含量不超过百万分之700ppm或更低含量的无铅焊锡。

12枝蔓晶体（Dendrite）：一种具有树枝状形态的晶体，是自然界中常见的一种分形现象。

13RoHS指令：欧盟出台的《关于限制在电子电器设备中使用某些有害成分的指令》（RoHS），旨在通过使用更安全的替代品，来替换电子电气设备中的有害物质，以保护环境和人类健康。

本节将重点介绍两种类型的胶带。第一种是用于将固体表面与同质或异质表面进行永久粘合的胶带。另一种是临时粘合胶带，如切割胶带（Dicing tape）和背面研磨保护胶带（Back grinding tape），它们可以通过内聚力和弹性来实现粘合或清除作用，这些胶带所使用的材料被称为压敏胶。

背面研磨保护胶带贴在晶圆正面，作用是在背面研磨过程中保护晶圆上的器件。在背面研磨过程结束后，须将这些胶带清除，以避免在晶圆表面留下粘合剂残留物。

切割胶带也被称为承载薄膜（Mounting tape），用于将晶圆稳固地固定在贴片环架上，以确保在晶圆切割过程中晶圆上的芯片不会脱落，因此，晶圆切割过程中使用的切割胶带必须具备良好的粘合力，也必须易于脱粘。由于压敏胶会对紫外线产生反应，因此在移除芯片之前，需要通过紫外线照射来处理切割胶带，这样可以减弱粘合力，便于移除芯片。过去，晶圆在经过背面研磨后会直接贴附在切割胶带上；然而，随着晶圆背面迭片覆膜作为芯片粘合剂的广泛使用，如今，晶圆在经过背面研磨后，会贴附在晶圆背面迭片覆膜和切割胶带相结合处的胶带上。

▲ 图4 金（Au）丝

在芯片的电气连接中，用于连接芯片与基板、芯片与引线框架、或芯片与芯片的连接引线，通常由高纯度金制成。金具有出色的延展性，既可以加工成极薄的片材，又可以拉伸成细线，这些特性都非常有助于布线过程的开展。此外，金具有良好的抗氧化性，因此相应可靠性也得到提升，同时卓越的导电性能又赋予其良好的电气特性。然而，由于金价较高，制造成本也相对较高，因此在布线过程中有时会使用较细的金丝，一旦拉伸过度便容易发生断裂，这也限制了金丝的使用。为了解决这一问题，人们开始将银等其他金属与金混合制成合金，同时也会使用镀金银、铜、镀钯铜、镀金钯铜等金属材料。

目前，铜丝正在逐渐替代金丝，这是因为铜的可锻性和延展性仅略逊于金丝，同样具备良好的导电性能，但却具备明显的成本优势。然而，由于铜易氧化，铜丝可能会在布线过程中或之后被氧化，所以与金丝布线不同的是，铜丝布线的设备采用密封模式且内部充满氮气，以防止暴露在空气中的铜丝被氧化。

▲ 图5 卷带包装（上图）和托盘包装（下图）

封装和测试完成后，半导体产品会被运送给客户。半导体产品包装通常采用卷带（T&R）包装和托盘（Tray）包装两种形式。卷带包装是指将产品封装放在带有“口袋”的胶带上，“口袋”的尺寸需与产品封装尺寸一致，具体操作是将胶带卷起形成一个卷轴，再将卷轴打包并发送给客户。托盘包装指将产品封装放入一个专用托盘，然后将多个托盘堆叠起来，打包装运。

在详细介绍传统封装中各个工艺流程所使用的材料后，我们将在下一篇文章中重点探讨晶圆级封装所使用的材料。除了介绍这些材料的组成成分外，还将探索这些材料在确保半导体产品质量和耐用性方面发挥的关键作用。

※ 来源SK海力士2023年11月2日

在本系列第九篇文章中，我们介绍了用于构成传统封装的相关材料。本篇文章将探讨用于晶圆级封装（WLP）的各项材料，从光刻胶中的树脂，到晶圆承载系统（WSS）中的粘合剂，这些材料均在晶圆级封装中发挥着重要作用。作为本系列的倒数第二篇文章，将对此进行深入探讨。

光刻胶是由可溶性聚合物和光敏材料组成的化合物，当其暴露在光线下时，会在溶剂中发生降解或融合等化学反应。在运用于晶圆级封装的光刻（Photolithography）工艺过程中时，光刻胶可用于创建电路图案，还可在后续电镀（Electroplating）1过程中通过电镀金属丝以形成阻挡层。光刻胶的成分如图1所示。

1电镀（Electroplating）：一项晶圆级封装工艺，通过在阳极上发生氧化反应来产生电子，并将电子导入到作为阴极的电解质溶液中，使该溶液中的金属离子在晶圆表面被还原成金属。

▲ 图1：光刻胶的成分和作用（ⓒ HANOL出版社）

根据光照的反应原理，光刻胶可分为正性光刻胶（Positive PR）和负性光刻胶（Negative PR）。对于正性光刻胶，曝光区域会发生降解反应，导致键合减弱；而未曝光区域则会发生交联（Cross-linking）2反应，使键合增强。因此，被曝光部分在显影过程中会被去除。然而对于负性光刻胶，曝光部分会产生交联反应并硬化，从而被完整保留下来；未曝光部分则被去除。负性光刻胶的粘度通常高于正性光刻胶，旋涂过程中的涂覆厚度更厚，因而通常被用于形成较高的焊接凸点（Solder Bump）。而正性光刻胶则至少需要涂覆两次。

光刻过程中所使用的光源可根据波长进行分类，波长以纳米（nm）为单位。对于细微化（Scaling）的半导体而言，在光刻过程中通常采用波长较短的光源，以增强光刻效果，从而形成更精细的电路图案。因此，光敏化合物（PAC）用于制作曝光波长较长的g线（g-line）3光刻胶和i线（i-line）4光刻胶。而化学放大型抗蚀剂（CAR）5则用于制作曝光波长较短的光刻胶。晶圆级封装通常使用i线步进式光刻机（Stepper）6。

2交联（Cross-link）：通过化学键将聚合物链连接在一起的化学反应。3g线（g-line）：在汞光谱中，一条对应波长约为436纳米的谱线。4i线（i-line）：在汞光谱中，一条对应波长约为356纳米的谱线。5化学放大型抗蚀剂（CAR）：一种用于提高光刻胶材料光敏性的抗蚀剂。6步进式光刻机（Stepper）：用于曝光晶圆的设备。不同类型的设备用于不同精度晶圆的曝光，具体取决于对应的光源类型。

电镀液（Plating Solution）是一种在电镀过程中使用的溶液，由金属离子、酸和添加剂组成。其中，金属离子是电镀过程中的待镀物质；酸作为溶剂，用于溶解溶液中的金属离子；多种添加剂用于增强电镀液和镀层的性能。可用于电镀的金属材料包括镍、金、铜、锡和锡银合金，这些金属以离子的形式存在于电镀液中。常见的酸性溶剂包括硫酸（Sulfuric Acid）和甲磺酸（Methanesulfonic Acid）。添加剂包括整平剂（Leveler）和细化剂（Grain Refiner），其中，整平剂用于防止材料堆积，提高电镀层平整性；而晶粒细化剂则可以防止电镀晶粒的横向生长，使晶粒变得更加细小。

▲ 图2：电镀液中添加剂的作用（ⓒ HANOL出版社）

电镀工艺完成后，需使用光刻胶剥离液去除光刻胶，同时注意避免对晶圆造成化学性损伤或产生残留物。图3展示了光刻胶去胶工艺的过程。首先，当光刻胶剥离液与光刻胶表面接触时，两者会发生反应，使光刻胶膨胀；接下来，碱性剥离液开始分解并溶解膨胀的光刻胶。

▲ 图3：光刻胶剥离液的去胶工序（ⓒ HANOL出版社）

晶圆级封装需要通过溅射（Sputtering）7 工艺形成籽晶层（Seed Layer），即通过溅射或蒸馏的方式形成的一层用于电镀的薄金属。电镀和光刻胶去胶工序完成后，需使用酸性刻蚀剂来溶解籽晶层。

7溅射（Sputtering）：一种用高能离子轰击金属靶材，使喷射出来的金属离子沉积到晶圆表面的物理气相沉积工艺。

图4展示了刻蚀剂的主要成分和作用。根据不同的待溶解金属，可选用不同刻蚀剂，如铜刻蚀剂、钛刻蚀剂、银刻蚀剂等。此类刻蚀剂应具有刻蚀选择性——在有选择性地溶解特定金属时，不会溶解或仅少量溶解其它金属；刻蚀剂还应具备较高的刻蚀速率，以提高制程效率；同时还应具备制程的均匀性，使其能够均匀地溶解晶圆上不同位置的金属。

▲ 图4：刻蚀剂的主要成分和作用（ⓒ HANOL出版社）

溅射靶材是一种在物理气相沉积（PVD）8 过程中，采用溅射工艺在晶圆表面沉积金属薄膜时使用的材料。图5展示了靶材的制造工序。首先，使用与待溅射金属层成分相同的原材料制成柱体；然后经过锻造、压制、和热处理最终形成靶材。

8物理气相沉积（PVD）：一种采用物理方法将材料分离并沉积在特定表面的薄膜沉积工艺。

▲ 图5：溅射靶材的制作工序（ⓒ HANOL出版社）

与倒片键合（Flip Chip Bonding）相同，通过填充基板与芯片间的空隙、或以凸点链接的芯片与芯片之间的空隙，底部填充增强了接合处的可靠性。用于填充凸点之间空间的底部填充工艺分为后填充（Post-Filling）和预填充（Pre-applied Underfill）两种。后填充是指完成倒片键合之后填充凸点之间的空间，而预填充则是指在完成倒片键合之前进行填充。此外，后填充可进一步细分为毛细管9 底部填充（Capillary Underfill, CUF）和模塑底部填充（Molded Underfill, MUF）。完成倒片键合之后，采用毛细管底部填充工艺，利用毛细管在芯片侧面注入底部填充材料来填充凸点间隙，此种工艺增加了芯片和基板之间的间隙内表面张力。而模塑底部填充则是在模塑过程中使用环氧树脂模塑料（EMC）作为底部填充材料，从而简化工序。

9毛细管（Capillary）：一种用于将液体封装材料输送到半导体封装体的极细管材。

在预填充过程中，芯片级封装和晶圆级封装采用的填充方法也有所不同。对于芯片级封装，会根据接合处的填充物，如非导电胶（NCP）或非导电膜（NCF），根据不同的填充物，其采用的工艺和材料也不尽不同；而对于晶圆级封装，非导电膜则被作为底部填充的主材。图6说明了不同类型的底部填充材料和相关工序。

▲ 图6：不同类型的底部填充工艺（ⓒ HANOL出版社）

在倒片封装和硅通孔（TSV）型芯片堆叠工艺中，底部填充材料是保证接合处可靠性的关键组成部分。因此，相关材料需满足腔体填充、界面粘附、热膨胀系数（CTE）10、热导性和热阻性等等方面的特定要求。

10热膨胀系数（CTE）：一种材料属性，用于表示材料在受热情况下的膨胀程度。

晶圆承载系统工艺需充分支持薄晶圆载片和临时键合胶等相关工序。载片脱粘后，需使用承载薄膜将正面和背面已形成凸点的薄晶圆固定在环形框架上。

在晶圆承载系统所使用的材料中，临时键合胶尤为重要。在键合晶圆与载片形成硅通孔封装时，临时键合胶必须在晶圆背面加工过程中保持较强的黏附力， 以防止晶圆上的凸点等受损。 此外，需确保不会出现排气（Outgassing）11 、空隙（Voids）12、分层（Delamination）13和溢出——键合过程中粘合剂从晶圆侧面渗出等现象。最后，载体还必须具备热稳定性和耐化学性，在保证载片易于去除的同时，确保不会留下任何残留物。

11排气（Outgassing）：气体从液体或固体物质中释放出来。如果这种气体凝结在半导体器件表面，并对器件性能产生影响，则会导致半导体器件存在缺陷。12空隙（Voids）：因气泡的存在，在材料内部形成的空隙，有可能在高温工艺或脱粘过程中会膨胀，增加使器件发生损坏或故障的风险。13分层（Delamination）：半导体封装中两个相连的表面互相分离的现象。

尽管首选材料为硅载片，但玻璃载片的使用频率也很高。尤其是在脱粘过程中使用激光等光源的工艺时，必需使用玻璃载片。

通过这些关于传统封装和晶圆级封装所需材料的文章介绍，我们不难发现，材料的类型和质量需不断与时俱进，以满足半导体行业的发展需求。下一篇文章，即后端工艺系列的最后一篇文章中，我们将着重介绍针半导体产品的各种可靠性测试。

※ 来源SK海力士2023年12月11日

本系列文章详细介绍了半导体后端工艺，涵盖了从不同类型的半导体封装、封装工艺及材料等各个方面。作为本系列的收篇之作，本文将介绍半导体的可靠性测试及标准。除了详细介绍如何评估和制定相关标准以外，还将介绍针对半导体封装预期寿命、半导体封装在不同外部环境中的可靠性，及机械可靠性等评估方法。

半导体产品的质量取决于其是否可以充分满足指定的标准及特性；而半导体产品的可靠性，是指在一定时间内无故障运行，从而提高客户满意度和复购率的能力。以此为前提，失效是指在产品使用过程中发生的故障，而缺陷是指在产品制造或检验过程中发生的错误。因此，产品缺陷属于质量问题，而产品在保修期内频繁出现故障则属于可靠性问题。

▲ 图1：质量与可靠性的区别（ⓒ HANOL出版社）

图1列举了质量及可靠性在含义和特性方面的区别。具体来讲，可靠性是指系统、零件或材料在特定的时间、距离或使用频次下，保持初始质量和性能的能力。要满足这一点，就必须要求产品在指定条件下，如规定使用方式或特定的环境因素中保持无故障运行状态。因此，半导体企业在产品量产前，必须先评估产品的质量和可靠性是否达到行业标准。此外，在产品量产期间，企业也应定期检查产品的质量和可靠性。

评估产品可靠性最为重要的一步，是事先明确可靠性评估标准。举例来说，如果一家企业准备出货100件产品，那么该企业则需要考虑以下问题：这些产品中有多少件在三年后依然可以正常使用？产品使用期间的运行模式？能否保证90%的产品在五年后仍可正常使用？ 95%的产品可以正常使用多长时间？

验证这些标准需进行测试。理想情况下，产品需接受三年期、五年期甚至更长期限的测试，以确保其在不同时间范围内的可靠性。但如果将大量时间花费在产品评估上，会使产品量产时间大幅度推迟。因此，企业通常会采用加速测试和统计技术来评估可靠性，此外，还可以通过可靠性函数、产品寿命分布、及平均寿命等计算方式，在较短时间内完成可靠性验证。

半导体设计和制造企业可以自行评估旗下产品的可靠性，并将评估结果提供给客户，客户可根据评估结果来判定产品是否满足其需求，或自行开展可靠性评估测试。但如果半导体企业和客户采用的评估标准存在差异，那么双方就不得不对标准进行统一，而这是一项非常耗时的工作。作为解决方案，半导体企业通常会采纳“国际半导体标准化组织旗下固态技术协会1”（简称JEDEC）规定的标准，来同时满足企业及客户的需求。

1JEDEC旗下固态技术协会（JEDEC Solid State Technology Association）：为微电子行业制定统一标准和出版物的领导机构。

JEDEC的主要职责是帮助制造商和相关组织，共同审查和制定如集成电路（Integrated Circuit）等电子设备的统一标准。随着其所制定的标准被广泛视为国际标准，JEDEC已成为实际意义上的全球半导体行业标准制定机构。

该组织董事会（Board of Directors, BoD）负责决定政策和程序，并拥有JEDEC标准的最终审批权。此外，JEDEC下设众多委员会（JEDEC Committee, JC），为各自擅长的专业领域制定标准。其中，部分重要的服务半导体行业的委员会及其职责为：JC-14固态产品质量与可靠性委员会，负责为固态产品制定相关标准；JC-11机械标准化委员会，负责制定模块及半导体封装外观标准；JC-42固态存储器委员会，负责制定DRAM标准；JC-63多芯片封装委员会，负责制定移动多芯片封装标准。

如果某企业想要为旗下产品制定标准，首先可以提交标准提案，由相应的委员会成员进行投票表决。无论规模大小，每家企业均有一票投票权。委员会投票通过后，标准提案还需经由董事会投票再次表决，两轮投票通过后，提案将被确立为JEDEC标准，并向各行业公示。

除国际评估标准外，还有许多用于评估产品可靠性的指标，包括评估半导体产品寿命的指标。

早期失效率（Early Failure Rate, EFR）用于估算产品在用户使用环境下，一年内发生的设备故障次数。对于某些产品而言，由于系统寿命不同，或要求更高标准的产品可靠性，这一期限可短至六个月或延长至一年以上。如图2所示，老化测试（Burn-in）2用于筛查可能在短期内失效的产品，而早期失效率用于验证筛查后产品的潜在失效率是否保持在可接受的水平。测试条件根据相关半导体产品的温度及电压加速因子进行设定和评估。

2老化测试（Burn-in）：是指对产品施加电压和温度应力，以便在早期阶段消除产品潜在缺陷的测试。封装后执行的老化测试被称为“老化中测试（TBDI）”。

▲ 图2：浴盆曲线中的早期失效率（EFR）区，及产品失效率随时间发生变化的三个阶段（ⓒ HANOL出版社）

高温工作寿命（High Temperature Operating Life Test, HTOL）测试是最常见的产品寿命评估类型之一，旨在评估产品在使用期间由温度和电压应力引起的问题。高温工作寿命测试是相对全面的测试方式，它不仅可以评估早期失效，同时可以识别由事故或损耗造成的失效问题。同样，低温工作寿命（Low Temperature Operating Life Test, LTOL）测试可用于评估因受到热载流子（Hot Carrier）3影响而发生失效的概率，但由于施加了电压和温度，也存在导致产品失效的其它情况发生。

3热载流子（Hot Carrier）：晶体管尺寸缩小并导致通道变短后，电场会被增强。热载流子是在此现象发生后，所产生的极度活跃的移动电子。一般来说，这种短通道效应发生在半导体晶体管中。

高温存储寿命（High Temperature Storage Life, HTSL）测试用于评估产品在高温储存条件下的可靠性。受扩散、氧化、金属间化合物形成、及封装材料化学降解等因素影响，高温储存条件可能会对产品寿命产生影响。

耐久性测试用于评估NAND闪存等产品可以承受的编程/擦除（Program/Erase, P/E）周期的次数。对于NAND产品而言，一个关键的可靠性评估指标是数据保留能力。该指标衡量的是，在无电源供应情况下的一定时间内，数据在存储单元中可保留的时长。

导致半导体产品失效的外部环境条件诱因有许多。因此，产品在被运往目的地之前，需接受特定环境条件下的可靠性测试，以确保其能够经受住不同环境条件的考验。

完成产品装运和储存后，可通过预处理测试来评估客户使用过程中可能出现的问题，如吸湿性（Hygroscopic）4和热应力等影响产品可靠性的因素。预处理通过模拟产品在出售、运送给客户的过程中、打开真空包装，及系统安装等各个环节的状态，评估其在潮湿条件下的可靠性。预处理是环境条件可靠性测试的先决条件，包括温湿度偏压（Temperature Humidity Bias, THB）测试、高加速应力（Highly Accelerated Stress Test, HAST）测试及热循环（Thermal Cycle, TC）测试。

4吸湿性（Hygroscopic）：从空气中吸收水分的现象。在半导体行业内，此现象会导致半导体器件失效。

评估顺序依次为热循环、烘烤、吸热、回流焊。图3展示了将预处理测试应用于封装、运输和系统安装环节等的流程。

▲ 图3: 生产、运输和使用与预处理测试条件的关系（ⓒ HANOL出版社）

热循环（TC）测试是评估产品在不同的用户环境中，可能出现的瞬时温度变化时产品的耐受性。半导体封装和模块由不同材料组成，而不同材料的热膨胀系数（Coefficient of Thermal Expansion, CTE）5各不相同，这会导致由于应力作用而引起的疲劳失效，这种应力一般是在热变化发生后，因膨胀和收缩所产生的。

5热膨胀系数（Coefficient of Thermal Expansion）：一种材料性能，用于表示材料在受热情况下膨胀的程度。

热循环测试的主要目的是测量温度变化时，半导体封装承受应力的能力，但高温和低温应力也可能导致许多其它失效问题。长时间的热冲击可用于验证半导体各种封装材料因应力和热膨胀因素，造成的界面分层（Interfacial Delamination）6、内外封装裂纹、芯片裂纹的可能性。此外，由于绿色产品法规对铅等有害物质使用的限制，以及便携式移动设备等应用领域的扩展，焊点的重要性与日俱增，而热循环也是评估焊点可靠性的一种有效测试方法。

6界面分层（Interfacial Delamination）：指半导体封装中，界面相互分离。

温湿度贮存（Temperature Humidity Storage, THS）测试用于评估半导体产品承受高温和高湿条件下的耐受性。为了确定合适的曝露时间，建议通过测量打开防潮包装后的吸湿量以模拟实际的使用环境。同时，温湿度偏压（THB）测试通过向产品施加电偏压（Electrical Bias）7的方法来评估其防潮性能。尽管大多数失效原因是由铝腐蚀引起的，但温度应力也会造成其它潜在问题。 该测试还可以用于检测其它封装可靠性问题，例如湿气渗入引线间细小空隙或模塑孔而引发的焊盘金属腐蚀问题，以及湿气透过保护膜空隙渗入而导致的失效问题等。

7电偏压（Electrical Bias）：在两点之间施加直流电（DC）以控制电路。

高压炉测试（Pressure Cooker Test, PCT）是一种早期评估耐湿性的理想方式，其测试标准相较于温湿度贮存测试和温湿度偏压测试更为严格。高压炉测试又名蒸压器（Autoclave）8测试，该测试是在100%相对湿度和高压的情况下，通过湿气渗透来评估模塑材料的耐湿性以及模塑结构的可靠性。此外，该测试还可以用于检测由引线及模塑通孔间湿气渗透所导致的产品失效。

8蒸压器（Autoclave）：一种高压器具。在高压容器处于高温密封的情况下加入水，水会蒸发，从而增加压力和湿度，为高压容器内的样品创造必要条件。

类似于温湿度储存测试，高压炉测试曾是用于厚半导体封装可靠性测试的重要方法。然而，从目前JEDEC的评估结果及最新的国际趋势来看，高压炉测试对于当前的封装来说，应力幅度过大。因此，这项测试方法需根据封装类型有选择性地使用。高压炉测试主要用于引线框架产品，而无偏压高加速应力测试（UHAST）主要应用于基板产品。

无偏压高加速应力测试（UHAST）是通过对薄封装的基底类型产品，如细间距球栅阵列封装（FBGA）产品施加与高压炉测试相似的应力，来评估产品可靠性。这两项测试在识别和发现产品失效类型方面也有相同之处，高压炉测试采用饱和湿度或100%相对湿度来施加应力；而无偏压高加速应力测试，则采用与用户环境相似的相对湿度为85%的非饱和湿度条件。该测试方法主要采用电偶腐蚀（Galvanic Corrosion）9或直接化学腐蚀。

9电偶腐蚀（Galvanic Corrosion）：一种当较活泼的阳极金属与较耐腐蚀的阴极金属在电解质溶液中接触时，较活泼的金属易被腐蚀的电化学过程。

另一项评估是高加速应力测试（HAST），用于评估非密封封装在潮湿环境下的可靠性。 这项测试采用与温湿度偏压测试相同的方法， 引脚在静态偏压的状态下，继续向其施加温度、湿 湿度及压力应力。最后是高加速寿命测试（HALT），这是一种快速应力测试，有助于在产品设计阶段识别和纠正设计缺陷。

半导体产品在搬运、储存、运输和运行过程中，会受到机械、气候和电气因素造成的环境压力，这些负荷会严重影响产品的设计可靠性。因此，有必要对开发中或批量生产的产品进行评估，以监测此类异常情况。在评估过程中，制造商可对产品施加振动、冲击或跌落等物理应力。

冲击测试通过模拟产品在搬运和运输中可能受到的冲击，来评估产品的抗冲击力。典型的冲击测试包括锤击测试和跌落测试。锤击测试时将测试样品固定在适当位置，然后用锤子敲击；跌落测试是指让产品自由向下跌落。锤击测试用于评估产品可承受的锤击力和脉冲承受能力，以及冲击次数。而跌落测试中，测试样品需要在1-1.2米的高度自由向下跌落，以模拟用户的实际工作环境。

振动测试是用于产品在运输期间可能发生振动的抵抗力评估，通常采用符合JEDEC标准的正弦振动（Sine Vibration）10实验方式。

10正弦振动（Sine Vibration）：频率随时间而变化的振动。

其它测试还包括弯曲测试和扭转测试。弯曲测试用于评估因印刷电路板（PBC）翘曲或弯曲造成的焊点缺陷；扭转测试也被称为扭曲或扭矩测试，用于评估受到扭转应力时，产品的焊点问题和翘曲承受力。

本篇文章所介绍的可靠性测试及标准，是确保这些重要元件符合当今科技世界严苛标准的根基。从环境条件测试、机械因素测试，到产品寿命测试等各项评估方法，皆体现了半导体行业致力于生产可靠、耐用产品的决心。值得一提的是，SK海力士不遗余力的坚持旗下产品始终采用最高可靠性标准，并不断超越客户预期。未来，公司将紧随不断发展的技术趋势，继续完善和审查可靠性测试。

※ 来源SK海力士2023年12月20日