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FPGA基础实例
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目录 1.实例的主要内容 2.实例目标 3.原理简介 4，代码分析 1.实例的主要内容通过Verilog语言编写一个具有“百分秒、秒、分”计时功能的数字跑表，可以实现一个小时以内精确值百分之一秒的计时。数字跑表的显示可以通过编写数码管显示程序来实现，本实例只给出了数字跑表的实现过程。同时可以增加小时的计时功能，实现完整的跑表功能。 2.实例目标本实例主要实现计数即进位的设计，通过几个always模块的设计实现一个特定用途的模块-数字跑表。 3.原理简介本数字跑表首先从最低位的百分秒计数器开始，按照系统时钟进行计数。计数至100后向秒计数器进位，秒计数器以百分秒计数器的进位位为时钟进行计数。计数至60后向分计数器进位，分计数器以秒计数器的进位位为时钟进行计数，读者可以自行增加小时计数器。 如果同一使用系统时钟作为计数时钟，那么计数器将是一个6000进制的计数器，而分计数器将是一个3600000进制的计数器。这样将极大的浪费FPGA的逻辑资源。而使用进位位作为计数时钟，只需要一个100进制的计数器和两个60进制的计数器。 如图所示的数值跑表模块图：
在实际的设计中，为了是计数器更加简单，计数器使用高低位两个计数器实现。100进制计数器分别是高位10进制计数器，低位10进制计数器；60进制计数分别是高位6进制计数器，低位10进制计数器。这样整个数字跑表使用6个计数器实现。 同时由于10进制计数器重复使用了5次，可以使用独立的模块实现10进制计数器，这样就可以通过模块复用来节省整个模块使用的资源。数字跑表提供清零为CLR和暂停为PAUSE，百分秒的时钟信号可以通过系统时钟分频提供。分频至1/100s，即可实现真实的时间计数。 4，代码分析首先给出代码中端口信号的定义，可根据这些端口与自己的工程设计连接。 CLK：时钟信号CLR：异步复位信号PAUSE：暂停信号MSH、MSL：百分秒的高位和低位SH、SL：秒信号的高位和低位MH、ML：分钟信号的高位和低位代码为： module paobiao(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML); //端口说明 input CLK,CLR; input PAUSE; output [3:0] MSH,MSL,SH,SL,MH,ML; //内部信号说明 reg [3:0] MSH,MSL,SH,SL,MH,ML; reg cn1,cn2; //cn1为百分秒向秒的进位,cn2位秒向分的进位 //百分秒计数模块,每计满100,cn1产生一个进位 always @(posedge CLK or negedge CLR) begin if(!CLR) begin MSH |
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