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“硬件设计很讲究并行设计思想，虽然用Verilog描述的电路大都是并行实现的，但是对于实际的工程应用，往往需要让硬件来实现一些具有一定顺序的工作，这就要用到状态机思想。什么是状态机呢？简单的说，就是通过不同的状态迁移来完成一些特定的顺序逻辑。硬件的并行性决定了用Verilog描述的硬件实现（臂如不同的always语句）都是并行执行的，那么如果希望分多个时间完成一个任务，怎么办？也许可以用多个使能信号来衔接多个不同的模块，但是这样做多少显得繁琐。状态机的提出会大大简化这一工作。”
——特权同学《深入浅出玩转FPGA》
一、状态机分类：
1.Moore型：状态机的状态变化仅和当前状态有关（特权同学《深入浅出玩转FPGA》）；时序逻辑电路的输出只取决于当前状态（夏宇闻《Verilog数字系统设计》）。设计高速电路时常用此类状态机，把状态变化直接用作输出。
2.Mealy型：状态机的状态变化不仅与当前的状态有关，还取决于当前的输入条件（特权同学《深入浅出玩转FPGA》）；时序逻辑的输出不但取决于状态还取决于输入（夏宇闻《Verilog数字系统设计》）。平常使用较多的是此类状态机。
“其实这几种状态机之间，只要做一些改变，便可以从一种形式转变为另一种形式。把状态机精确的分为这类或那类，其实并不重要，重要的是设计者如何把握输出的结构能满足设计的整体目标，包括定时的准确性和灵活性。”
——夏宇闻《Verilog数字系统设计》
二、状态机编码：
状态机的参数定义采用的都是独热码，和格雷码相比，虽然独热码多用了触发器，但所用组合电路可以省一些，因而使电路的速度和可靠性有显著提高，而总的单元数并无显著增加。采用独热编码后有了多余的状态，就有一些不可达到的状态。为此在case语句的最后需要增加default分支向。这可以用默认项表示该项，也可以用确定项表示，以确保回到初始状态。一般综合器都可以通过综合指令的控制来合理地处理默认项。
三、实例分析
状态机一般有三种不同的写法，即一段式、两段式和三段式的状态机写法，他们在速度、面积、代码可维护性等各个方面互有优劣，不要对任何一种写法给出“一棍子打死”的定论。手头上刚好有一个状态机的例子，借此记录一下三种状态机的Verilog写法。
要求：
售货机里有价值4元的脉动饮料，支持1元和2元硬币。请设计一个状态机，检测投入的硬币，当累计投入币值大于等于脉动价格时，售货机自动找零并弹出1瓶脉动饮料。硬币和商品都是一个一个的进出，不会出现一次性投很多个硬币弹出很多瓶脉动的情况。
信号
含义
clk
时钟信号
rst_n
复位信号
in
输入信号，币值，有1和2两种，投钱
out
输出信号，币值，有1和2两种，找零
out_vld
输出信号，脉动，为1则输出1瓶脉动
状态转移图：
根据要求，我们先把状态转移图画出来，绘画软件：Visio，如果没有安装也可以用wps自带应用的“流程图”功能：
1 `timescale 1ns/1ps //时间精度
2 `define Clock 20 //时钟周期
3
4 module FSM_3_tb;
5 //--------------------< 端口 >------------------------------------------
6 reg clk ;
7 reg rst_n ;
8 reg [1:0] in ;
9 wire [1:0] out ;
10 wire out_vld ;
11
12 //----------------------------------------------------------------------
13 //-- 模块例化
14 //----------------------------------------------------------------------
15 FSM_3 u_FSM_3
16 (
17 .clk (clk ),
18 .rst_n (rst_n ),
19 .in (in ),
20 .out (out ),
21 .out_vld (out_vld )
22 );
23
24 //----------------------------------------------------------------------
25 //-- 状态机名称查看器
26 //----------------------------------------------------------------------
27 localparam S0 = 4'b0001 ;
28 localparam S1 = 4'b0010 ;
29 localparam S2 = 4'b0100 ;
30 localparam S3 = 4'b1000 ;
31 //2字符16位
32 reg [15:0] state_name ;
33
34 always@(*)begin
35 case(u_FSM_3.state_c)
36 S0: state_name = "S0";
37 S1: state_name = "S1";
38 S2: state_name = "S2";
39 S3: state_name = "S3";
40 default:state_name = "S0";
41 endcase
42 end
43
44 //----------------------------------------------------------------------
45 //-- 时钟信号和复位信号
46 //----------------------------------------------------------------------
47 initial begin
48 clk = 1;
49 forever
50 #(`Clock/2) clk = ~clk;
51 end
52
53 initial begin
54 rst_n = 0; #(`Clock*20+1);
55 rst_n = 1;
56 end
57
58 //----------------------------------------------------------------------
59 //-- 设计输入信号
60 //----------------------------------------------------------------------
61 initial begin
62 #1;
63 in = 0;
64 #(`Clock*20+1); //初始化完成
65 //情况1--------------------------
66 in = 1; //1块钱
67 #(`Clock*1);
68 in = 0;
69 #(`Clock*1);
70 in = 1; //1块钱
71 #(`Clock*1);
72 in = 0;
73 #(`Clock*1);
74 in = 1; //1块钱
75 #(`Clock*1);
76 in = 0;
77 #(`Clock*1);
78 in = 1; //1块钱
79 #(`Clock*1);
80 in = 0;
81 #(`Clock*10);
82 //情况2--------------------------
83 in = 1; //1块钱
84 #(`Clock*1);
85 in = 0;
86 #(`Clock*1);
87 in = 1; //1块钱
88 #(`Clock*1);
89 in = 0;
90 #(`Clock*1);
91 in = 1; //1块钱
92 #(`Clock*1);
93 in = 0;
94 #(`Clock*1);
95 in = 2; //2块钱
96 #(`Clock*1);
97 in = 0;
98 #(`Clock*10);
99 //情况3--------------------------
100 in = 1; //1块钱
101 #(`Clock*1);
102 in = 0;
103 #(`Clock*1);
104 in = 1; //1块钱
105 #(`Clock*1);
106 in = 0;
107 #(`Clock*1);
108 in = 2; //2块钱
109 #(`Clock*1);
110 in = 0;
111 #(`Clock*10);
112 //情况4--------------------------
113 in = 1; //1块钱
114 #(`Clock*1);
115 in = 0;
116 #(`Clock*1);
117 in = 2; //2块钱
118 #(`Clock*1);
119 in = 0;
120 #(`Clock*1);
121 in = 2; //2块钱
122 #(`Clock*1);
123 in = 0;
124 #(`Clock*10);
125 //情况5--------------------------
126 in = 2; //2块钱
127 #(`Clock*1);
128 in = 0;
129 #(`Clock*1);
130 in = 2; //2块钱
131 #(`Clock*1);
132 in = 0;
133 #(`Clock*10);
134
135
136 $stop;
137 end
138
139
140 endmodule
1. 一段式状态机
只定义一个转移状态：state，总体结构是一段always时序逻辑，用于描述状态转移和输出。由于是时序逻辑能够自动保持，所以可以省略else。但建议在初始状态时（例如下文的S0），else处赋一下初始值。
1 //======================================================================
2 // --- 名称 : FSM_1
3 // --- 作者 : FFY_FPGA
4 // --- 日期 : 2023-2-15
5 // --- 描述 : 售货机练习，采用一段式状态机
6 //======================================================================
7
8 module FSM_1
9 //------------------------------------------------------------
10 (
11 input clk ,
12 input rst_n ,
13 input [1:0] in ,
14 output reg [1:0] out ,
15 output reg out_vld
16 );
17 //------------------------------------------------------------
18 reg [3:0] state ;
19 //----------------------------------------------------------
20 localparam S0 = 4'b0001 ;
21 localparam S1 = 4'b0010 ;
22 localparam S2 = 4'b0100 ;
23 localparam S3 = 4'b1000 ;
24
25 //----------------------------------------------------------------------
26 //-- 状态机第1段
27 //----------------------------------------------------------------------
28 always@(posedge clk or negedge rst_n)begin
29 if(!rst_n)begin
30 state |