最近在做的一个项目，涉及到选型和参数设计问题，做个总结吧。

一个基础的频率合成器组成部分：外部时钟信号、PLL、环路滤波器、振荡器。

为PLL提供高精度的时钟信号。频率合成器获得稳定的低相位噪声RF输出，良好的高质量、低相位噪声频率基准至关重要。 利用 TCXO晶体产生的方波或限幅正弦波具有出色的性能，因为较陡峭的时钟边沿会使R计数器输出上的相位抖动较小，或者DDS芯片产生的正弦波信号或者方波信号。 设计：主要看后续的PLL的PFD，一般来说，挑选靠近PFD的最大值（通常在100MHz），经济范围内挑选稳定度高的（比如0.1ppm，0.2ppm，不超过0.28ppm都算是精度特别高的）

2.1 使用低N值

相位噪声是在PFD(基准频率)的基础上乘以比率20 logN，因此使N减小1/2将能使系统相位噪声改善3 dB(即PFD频率加倍将使相位噪声降低10 log2)。 这也说明，应当始终使用可行的最高PFD频率。

2.2 选择高于所需频率的频率合成器

还是和相位噪声相关在相同条件下， 高于所需频率的PLL相位噪声性能比 刚刚好接近所需频率的PLL高出-几个dB。

2.3 使用额定最低的Rset电阻

减小Rset可以增大电荷泵电流，从而降低相位噪声。（一般芯片手册会给出测试阶段选用的Rset值，直接选用即可。）设计：这个没什么可说的，频率合成器的频段不一样，所需要的芯片也不一样，尽量选择很多人用过的吧，后期设计电路和调试可以有个参考依据。

环路滤波器的类型多种多样。

类型一是如下图所示的三阶积分器。 一般而言，环路滤波器带宽应为PFD频率(通道间隔)的1/10。提高环路带宽会缩短锁定时间，但滤波器带宽绝不应超过 PFD/5,否则会大幅增加不稳定性。

PFD频率或电荷泵电流加倍时，环路滤波器的带宽也将加倍。如果VCO的实际Kv显著高于用来设计环路滤波器的标称Kv，则环路带宽将比预期宽很多。环路带宽随Kv的变化是宽带PLL设计的一大挑战 ， Kv 的变化幅度可能超过300%。补偿Kv变化导致的环路带宽变化的最简单方法是增大或减小可编程电荷泵的电流。

设计：有很多网站可以提供无源环路滤波器计算，搜一下就行。

类型二是由运放组成的有源环路滤波器，如图所示：

一个判断是选用无源环路滤波器和有源环路滤波器的方法：当电源电压小于VCO的调谐电压时，选用无源，大于VCO的调谐电压时，选用有源。 设计：我的项目里面没有用到，这边给不出什么建议，可以看看论文找找灵感

4. 振荡器

VCO将所施加的调谐电压转换为输出频率。在VCO的整个频率范围上，其灵敏度可能相差极大，这可能会导致环路不稳定(参见 “环路滤波器”部分)。一般而言，VCO的调谐灵敏度 (Kv)越低，VCO相位噪声性能越好。载波偏离较小时，频率合成器的相位噪声占主导地位。载波偏离较大时，VCO的高通滤波噪声将开始占主导地位。 设计：现在很多PLL芯片内部都会集成VCO，不需要再外部接振荡器，大家选型时要注意。ADI公司有些PLL芯片内部没有集成VCO，但他们有个软件（官网下载，PLLSIM）,可以协助大家选型和设计。

目前也还在设计阶段，如有不对，欢迎指正，顺便，激情推荐俺刚完结的大女主夺家产小说：有没有什么巨爽无比的爽文？ - 陶柒的回答 - 知乎 https://www.zhihu.com/question/458516980/answer/2942571367