使用Verilog实现FPGA计数器功能 |
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一、设计要求
编写VerilogHDL程序，实现如下功能： 利用开发板上的数码显示译码器设计一个十进制计数器，要求该计数器具有以下功能： 1.计数范围为0-20，计算到20时自动清零，计数间隔时间为1s； 2.具有按键异步/同步清零功能； 二、设计思路 1. 用一个时钟脉冲，分出两个频率，一个为计数频率，一个为扫描频率。 2. 利用计数频率，模拟出一秒的跳变时间，再对其进行时间计数。 3. 用除法及取余数将时间计数分成十位和个位。 4. 动态扫描数码管，先位选再段选，把对应位的数字赋给对应位数码管显示。 5. 开辟按键寄存器变量，按下后时间计数清零。 三、Verilog代码及说明 module Counter(clk,key,rst,dig,seg); input clk; input rst; input key; output[7:0] dig; output[7:0] seg; reg clk_1s; //1s计数时钟信号 reg clk_1ms;//1ms扫描时钟信号 reg key_r; //按键输入寄存器变量 reg cntclk; //动态扫描计数变量，根据此变量的值来选通位码和显示值 reg[3:0] unit; //个位数 reg[3:0] decade; //十位数 reg[7:0] seg_r;//段码 reg[7:0] dig_r;//位码 reg[3:0] disp_dat; reg[36:0] cnt_1s;//1Hz分频信号计数值 reg[20:0] cnt_1ms;//1kHz分频信号计数值 reg[4:0] cnt;//计数器计数值 assign dig = dig_r; assign seg = seg_r; always @(posedge clk) //分频 begin if(cnt_1s >=25000000) begin cnt_1s = 50000) begin cnt_1ms |
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