verilog语法

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verilog语法

2024-07-13 21:55| 来源: 网络整理| 查看: 265

标识符与关键字

标识符(identifier)可以是任意一组字母、数字、$ 符号和 _(下划线)符号的合,但标识符的第一个字符必须是字母或者下划线,不能以数字或者美元符开始。

另外,标识符是区分大小写的。

关键字是 Verilog 中预留的用于定义语言结构的特殊标识符。

Verilog 中关键字全部为小写。

实例 reg [3:0] counter ; //reg 为关键字, counter 为标识符input clk; //input 为关键字,clk 为标识符input CLK; //CLK 与 clk是 2 个不同的标识符   变量[起始地址 +: 数据位宽] 变量[(起始地址+数据位宽-1):起始地址 data[0 +: 8] data[7:0] data[15 +: 2] data[16:15]   变量[结束地址 -: 数据位宽] 变量[结束地址:(结束地址-数据位宽+1)] data[7 -: 8] data[7:0] data[15 -: 2] data[15:14]


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