Verilog实现排序 |
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来自于fpga部门面试,面试时我没想出来,后面反思复盘是学到的写法。 题目描述:对于串行输入的16个16bit有符号数,按照从大到小的顺序排序,并串行输出。 我觉得还可以的写法,模块的行为模式有点像stack,或者说是脉动阵列。 特点是on-the-fly sorting,串入串出,一共2N+1个cycle就完事了,和题目比较适合。 参考论文:a reconfigurable approach to a systolic sorting architecture 仿真波形: |
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