verilog快速掌握之模块例化

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  verilog 快速掌握之模块例化    一什么是例化        1FPGA 逻辑设计中通常是一个大的模块中包含了一个或多个功能子模块,verilog 通过 模块调用或称为模块实例化的方式来实现这些子模块与高层模块的连接有利于简化每一个 模块的代码,易于维护和修改        2如下图,当有了例化的方法之后,当模块中需要两个同样功能的 USB 模块时,我们 只需要编写好一个 usb 模块的代码,之后通过例化,就可以将俩个 usb 模块添加到顶层模块 之中注意,我们要有硬件思维,例化一个模块,那么就有一个硬件与之对应例化多个, 就有多个硬件    二例化方法        1首先我们设计好我们需要的功能模块,如下图左边的 uart 模块        2之后我们在大模块例化 uart 模块,如下图右边的例化格式,信号列表中之后的 信号是 uart 模块定义的信号,括号内的信号则是在大模块中申明的信号,这样就将大模块 的信号与 uart 模块信号一一对应起来                三参数例化    1  模块例化还有一个好处就是在调用的时候还可以传递改变参数如下图,我们设......

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