FPGA内核电压对地电阻很小

我用的altera的FPGA，板子未贴芯片时，内核电压和地是断的，FPGA和芯片都贴上后，内核电压对地电阻只有1欧，请问为何电阻会这么小

核电压低，确实电阻很小。俺第1次做Stratix III电路时也吓得不敢上电，咨询了Altera的网上技术支持之后才知是正常。

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FPGA核电压对地电阻只有6Ω正常吗

正常。 //------核电压比较低，对地电阻太大的话会限制核的功率。

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FPGA内核电流大几百MA-十几A，所以内核电压低，内阻小。例如FPGA芯片供电电源3.3V，如果芯片内阻10欧姆，电流也才330mA，如果电流需要1A，那么芯片内阻最大是3.3欧姆，所以万用表通断档蜂鸣器会响。

查资料LM1117-3.3V输出的最大电流是800mA。电源芯片3.3V输出电流800mA时候，电阻=U/I=4.125欧姆，所以电源芯片是能正常供电的，不会烧坏。FPGA假设是4欧姆也是允许的

VCCINT VCCINT是FPGA芯片的内核电压，是用来给FPGA内部的逻辑门和触发器上的电压。即芯片的晶体管开关是有核心电压提供。当内部逻辑工作时钟速率越高，使用逻辑资源越多，则核心电压供电电流会更大，可高达几安，此时芯片必然会发烫，需要散热装置辅助散热

VCCIO VCCIO（有些地方也记为VCCO）是用于FPGA驱动IO模块（同IO引脚）的电压。该电压应该与其它连接到FPGA上的器件的电压匹配，因为FPGA经常要与多种不同电平接口的芯片通信，所以都会支持非常多的电平标准，这也是它的灵活性表现。FPGA为了能和多种不同的电平标准接口芯片通信，Vccio通常以Bank为界，相互之间是独立的，即一个Bank块只能存在一种IO电压。一颗FPGA芯片具有多个Bank块，每个Bnak可以与一种电平接口芯片通信，如Bank34与3.3V的MCU通信，Bank35与2.5V的DDR芯片通信。需要注意的VCCO里面分为HR bank电压和HP bank电压，其中HR bank电压一般为3.3V设计，但是遇到网络接口时一般设计为2.5V；HP为高速bank，常常用于ddr设计，电压为1.5V FPGA通常需要两个电压才能运行：一个是“内核电压”，另一个是“IO电压”。每个电压通过独立的电源引脚来提供。实际上，FPGA器件本身是允许VCCINT和VCCIO相同的（比如VCCINT和VCCIO两种引脚可以被连接在一起）。但是FPGA设计是面向低电压内核和高电压IO的，所以两种电压一般是不相同的。

VCCAUX FPGA并非一个单纯的数字逻辑芯片，内部也带有一些模拟组件，比如Xilinx的DCM数字时钟管理组件、高档点的FPGA还有高速串并转换器serdes、温度监控器件等这些模拟器件，这些模拟器件对电源噪声要求很高，所以需要一个独立稳定的电源进行供电。Vccaux就是为这些模拟器件提供电压，另外Vccaux还可以给部分IO供电，像JTAG等。

VCCBRAM 内部Block RAM的供电电压。其不损坏FPGA器件的范围为-0.5V1.1V。对于-2和-1的spartan7系列，正常工作电压为0.95V1.05V，推荐工作电压为1.00V。对于 -1L的spartan7系列，正常工作电压为0.92V~0.98V，推荐工作电压为0.95V。

VMGTAVCC GTP收发器核心电压。其不损坏FPGA器件的范围为-0.5V1.1V。正常工作电压为0.97V1.03V。推荐工作电压为1.00V。(xilinx的FPGA芯片)

VMGTAVTT GTP收发器终端匹配电压。其不损坏FPGA器件的范围为-0.5V1.32V。正常工作电压为1.17V1.23V。推荐工作电压为1.20V。(xilinx的FPGA芯片) *GTP收发器的上电顺序为VCCINT、VMGTAVCC、VMGTAVTT或者VMGTAVCC、VCCINT、VMGTAVTT。断电顺序正好相反。

各电压上电顺序要求，具体如下：

（1）VCCINT → VCCBRAM → VCCAUX → VCCAUX_IO → VCCO ；

（2）VMGTAVCC → VMGTAVTT → VMGTAVTTRCAL → VMGTVCCAUX。

上面MOS管导通，下面截止，输出高电平，称之为推（电流）； 上面MOS管截止，下面导通，输出低电平，称之为挽（电流）；  

上拉电阻越小，驱动能力越大。支持线与：

上拉电阻是把一个信号通过一个电阻接到电源(Vcc)，下拉电阻是一个信号通过一个电阻接到地(GND)。

电阻强上拉、若上拉 强上拉、弱上拉的强弱只是上拉电阻的阻值不同，没有什么严格区分。例如：50Ω上拉，一般成为强上拉；100kΩ上拉则称为弱上拉。下拉也是一样的。强拉电阻的极端就是0Ω电阻，即将信号线直接与电源或低相连接。

上、下拉电阻的作用

吸电流、拉电流、灌电流定义 拉电流：主动输出电流，是从输出口输出电流。 灌电流：被动输入电流，是从输出端口流入电流。 吸电流：吸是主动吸入电流，是从输入端口流入吸电流和灌电流就是从芯片外电路通过引脚流入芯片内的电流，区别在于吸收电流是主动的，从芯片输入端流入的叫吸收电流(即吸电流)。

拉电流是数字电路输出高电平给负载提供的输出电流，灌电流时输出低电平时外部给数字电路的输入电流，它们实际就是输入、输出电流能力；吸电流是对输入端（输入端吸入）而言的,而拉电流（输出点流出）和灌电流（输出端被灌入）是相对输出端而言的。

上拉电阻阻值选择原则

软件实现OD输出：

影响一个bank所能使用的IO数量因素：

每对VCCIO到GND 可以按100mA来估算，要看那个bank有几对VCCIO。就是说，假如某个bank，我只有一个VCCIO我用的Io的DriveStrength为4ma,那么我大概这个bank只能用25个Io。如果这个bank的VCCIO有俩对，那么我能用50个IO(如果有这么多IO情况下)。

但是这针对的是非大电流驱动与快速压摆率的一个值。如果这个bank你的某些Io脚是可能同时开关输出(sso),那么此bank，这样的信号脚数量有一个限制值，限制值是看TR304手册

那么当对此bank的使用率要求比较高，可能要超过TR304关于sso的理论上限值，可以让客户用软硬件设计时一些操作来降低sso带来的影响。手册里sso缓解措施已经给出类似bank电源隔离、包括软件设计延缓同步输出Io数量等方法。

FPGA电源电流参数

在单片机中简直无法想象，大多是uA,mA级的

是可能的。想象一下，如果2C50使用了400个输出IO，每个IO输出电流10mA，加在一起就是4个安培了，而实际上FPGA的IO最大输出电流可以到24个mA的。再算上内部逻辑的功耗，输入电流到6安培不是问题。但是毕竟是一颗芯片，这么大的功耗还是有很多隐患，设计师需要考虑的问题很多，FPGA的散热处理，PCB板的散热，信号完整性等等。 单片机的DIE面积跟FPGA无法比较，后者可能是前者的几十甚至上百倍。

DIE就是ic未封装前的晶粒，未封装的裸片

FPGA芯片EP2C50的输入电流可以达6A吗，为什么在FPGA中可以这么高的电流_百度知道