3.5 PCI局部总线的访问延迟

无论是主设备还是目标设备，在一次交易过程中能够插入的等待状态数均受是受限制的，而且每个主设备有一个可编程定时器来限制它在总线繁忙期间对总线的占有期。

总线访问延迟定义为从总线主设备请求使用PCI局部总线到它完成交易的第一次数据传输的时间量。由仲裁延迟、总线获取延迟、目标延迟三部分时间组成。

3.5.1 目标延迟：指目标设备在TRDY#有效之前等待的时钟周期数。初始数据期的目标延迟称为目标初始延迟，后续数据期的目标延迟称目标后续延迟。

1．目标初始延迟：指在完成初始数据期时，或在重试时，或在目标废止时，从FRAME#有效到TRDY#有效，或从FRAME#有效到STOP#有效之间所需的时钟数。该时钟数的变化取决于总线命令是读操作还是写操作。

       目标初始延迟根据系统操作状态的不同而不同。系统的状态分为初始化状态和运行状态。初始化状态开始于RST#有效，结束于256个PCI时钟之后。初始化之后便是运行状态。

（1）       若目标设备在初始化期间被访问，它可以采取如下措施中的一种：

①     忽略该请求，除非它是引导设备的请求；

②     声明访问并保持在等待状态，直到它能够完成该请求，但不能超出初始化时间的末尾；

③     声明访问并用重试终止。

（2）       若目标设备在运行期间被访问，它必须在FRAME#有效后的16个时钟周期内完成交易（读或写）的初始数据期。在初始延迟要求的范围内，目标设备可以通过使TRDY#有效以完成初始数据期或使STOP#有效以终止请求。

如果完成初始数据期的时间超过了目标初始延迟规定的最大时间，设备必须尽快用重试终止交易并将其作为一个延迟的交易来执行。

在不能事先确定初始数据期延迟的情况下，如果TRDY#没有立即生效，允许目标设备设计一个计数器，该计数器引起目标设备使STOP#有效，从而使目标设备将交易作为一个延迟的交易并在第16个时钟周期或该时钟周期之前开始执行。

为满足初始延迟要求，目标设备有三个选项：

选项1 目标设备在FRAME#有效后的16个时钟周期内TRDY#始终有效，一直传输数据，以完成交易的初始数据期。

选项2 目标设备通常在16个时钟周期内传输数据，但在一些特殊的情况下将超出初始延迟要求。在这些特殊情况下，设备在FRAME#有效后的16个时钟内将用重试终止访问，而此后再次试图交易则由主设备负责发起。

选项3 目标设备在16个时钟内不能完成数据传输，要求使用延迟交易。

2．目标后续延迟：指在一个突发传输中，从一个数据期的IRDY#和TRDY#有效到下一个数据期的TRDY#或STOP#有效之间的时间量。

       要求目标设备在前一个数据期完成后的8个时钟周期内完成后续数据期。在此延迟要求范围内，目标设备要通过传输数据（TRDY#有效）、无数据断开（STOP#有效，TRDY#无效）或者目标废止（STOP#有效，DEVSEL#无效）来完成数据期。

       若目标设备完成后续数据期的延迟已确定，如果到数据期N+1的延迟增量大于8个时钟周期，则目标设备必须操纵TRDY#和STOP#以使交易在数据期N之前结束。

       若目标设备完成后续数据期的延迟无法事先确定，如果TRDY#无效，允许目标设备实现一个计数器。该计数器引起目标设备在8个时钟周期内或之前使STOP#有效。若计数器满以前TRDY#有效，计数器就被复位而且目标可以继续交易。

3.5.2 主设备数据延迟

       要求所有的主设备在初始数据期中的FRAME#有效后的8个时钟周期内使IRDY#信号有效，也要求在所有后续数据期的8个时钟内使IRDY#信号有效。

       在初始数据期，主设备没有理由对写交易多延迟1个或2个时钟周期后再使IRDY#有效。对于读交易，主设备不能使IRDY#延迟有效，如果主设备没有存储所读数据的缓冲区，它应该延迟使用总线的请求直到缓冲区可以使用为止。对于写交易，在请求总线传输数据之前，主设备应该具有可利用的有效数据。

3.5.3 存储器写最大完成时间限制

       当一个目标设备采用重试终止了一个存储器写交易之后，要求目标设备在第一个重试终止之后一定的PCI时钟周期内，做好至少完成存储器写的一个数据期的准备。这里的“一定的时钟周期”即是最大完成时间限制。在33MHz下，为334个时钟周期；在66MHz下，是668个时钟周期；总之转换为最高频率下的时间是10us。若一个目标设备被多个存储器写交易请求时，最大完成时间指从重试终止的第一个存储器写交易到完成多个交易中任何一个的第一个数据期之间的时间。一旦发生了一个非重试终止，则最大完成时间限制从下一个重试终止重新开始。

       完成初始数据期的时间也取决于主设备在什么时候重复发起交易。如果主设备在最大完成时间的限制下精确重复存储器写交易，那么目标设备的设计必须满足最大完成时间的需求。

       对于那些需要花费比最大完成时间更长的时间来处理一些写交易的设备，必须限制它们的使用，以防止不能在最大完成时间内完成写交易。典型的做法是，利用设备驱动程序限制向设备发出存储器写命令的速率，或者在发出写交易命令前读取该设备以确定它的缓冲区是否可用。