文章主要介绍了一下，TMS320C6678 DSP的DDR3的硬件设计需要注意的问题以及相应的软件调试的问题。

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一、硬件设计

本设计参考TI公司的样板设计，在样板的基础上，为了节约成本和空间，删除了DDR3的ECC。只留下4片Samsung公司的K4B1G1646G，总内存为512MB。DDR3拥有800、1066、1333、1600等多个数据传输频率，设计使用1333数据传输频率的DDR3，在调试的时候可以使用低频率的传输频率进行逐步调试。

DDR3数据传输速率最高达到1333MHz，属于高速传输线。所以布线的需要进行阻抗匹配。单线阻抗50欧姆，差分线阻抗100欧姆。

DDR3的传输线主要分为数据线，地址线，其它。4片DDR3拥有8组数据线，1组地址线。其中DDR3第n组(n=0...7)数据线包括DQ[8×n......8×(n+1)-1],DQSnP,DQSnN,DMn。剩余的EA[0..15],EBA0,EBA1,ECAS,ECKE,ECS0,EODT0,ERAS,EWE都是地址线。VREFSSTL为电源参考电压线。EMRESETN为复位线。DDRSLRATE0,DDRSLRAT1为控制速率线。

在绘制PCB板时，需要设置约束文件。DDR3的约束有数据线等长，地址线等长，单线阻抗50欧姆，差分线阻抗100欧姆。所以DDR3一共有12组等长约束，8组数据线，4组地址线(DSP DDR3 CONTROL到每个单片DDR3都有一个约束)，外加相关差分线的约束。同一组数据线必须在同一个平面，数据线之间的长度相差不能超过20mil，差分线之间的长度相差不能超过2mil。地址线之间的长度相差不能超过20mil。DDR3数据线和地址线布线