【Verilog语法001】Verilog log2 函数

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【Verilog语法001】Verilog log2 函数

2023-10-17 20:44| 来源: 网络整理| 查看: 265

文章目录背景方法一方法二代码

背景

0-7 共8种情况，应该使用多少位宽的reg来表示？ 3bit位宽 0-8 共9种情况，应该使用多少位宽的reg来表示？ 4bit位宽 0-9 共10种情况，应该使用多少位宽的reg来表示？ 4bit位宽

方法一

使用系统函数 $clog2(x)是将x取以2为底的对数并且向上取整。 $clog2(8)=3 $clog2(9)=4 $clog2(10)=4

方法二

或者自己写一个function

注意，在input 端口里面，不能调用自定义的函数function，但是可以调用系统函数，例如： input [$clog2(LEN)-1:0] addra, 它用不了funclog2函数。

代码 module simple_dual_ram #( parameter SIZE = 10, parameter LEN = 1024 ) ( input clka, input ena, input wea, input [$clog2(LEN+1)-1 -1:0] addra,//$clog2(8)=3; $clog2(9)=4 input [SIZE-1:0] dina, input clkb, input enb, input [$clog2(LEN+1)-1 -1:0] addrb,// output reg [SIZE-1:0] doutb ); function integer funclog2; input integer value; begin for (funclog2=0; value>0; funclog2=funclog2+1) value = value>>1; end endfunction localparam TEST_LOG2 = funclog2(LEN); reg [TEST_LOG2-1:0] r_test_log2; reg [SIZE-1:0] r_data[LEN-1:0]; reg [$clog2(LEN+1)-1:0] r_cnt;//clog2(LEN+1) clog2(1024+1) -> 11; LOG2(1023+1) -> 10 initial //cannot be synthesis begin doutb 1'b0}}; for(r_cnt=0; r_cnt

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