JK触发器J=1,K=1有一个10kHz时钟输入,Q输出是(). |
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边沿JK触发器设计 实验要求 用原理图输入设计法或Verilog HDL文本输入设计法设计边沿JK触发器电路,建立边沿JK触发器的实验模式。通过电路仿真和硬件验证,进一步了解边沿JK触发器的功能和特性。 设计原理 边沿JK触发器的元件符号如图所示,CLK是时钟输入端,下降沿有效;J1、J2和J3是3个具有与关系的J输入端,K1、K2和K3是3个具有与关系的K输入端;PRN是异步置1(置位)输入端,低电平有效,CLRN是异步置0(复位)输入端,低电平有效;Q是触发器的输出端,QN是反相输出端。 |
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