1、设计思路 关键的点：读写控制信号的生成、读写地址、状态产生。 （1）读控制（ren）、写控制（wen）的生成：当外部输入的wr_en=1且full=0时，也就是外部让你写且你的fifo现在没有写满的情况下，你就可以对fifo进行写操作。用verilog表示即为 wen=!full&&wr_en; 读控制同理：ren=(!empty)&&rd_en; （2）读地址（raddr）、写地址（waddr） 这块比较简单，时钟上升沿到来了且读使能（ren）或者写使能（wen）有效，读地址（读指针）+1或者写地址（写指针）+1； 对应到verilog代码为： always@(posedge clk) if(reset) waddr