FIR数字滤波器的FPGA实现(三) |
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FIR数字滤波器的FPGA实现(三)
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(三)FIR数字滤波器的FPGA实现-并行FIR滤波器设计
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(三)FIR数字滤波器的FPGA实现-并行FIR滤波器设计0 并行FIR滤波器基本原理1 基于直接型结构的全并行 FIR 滤波器2 基于转置型结构的全并行 FIR 滤波器3 基于脉动结构的全并行 FIR 滤波器4 系数对称的全并行 FIR 滤波器的设计
对于FIR滤波器主要涉及到滤波器的设计和滤波器的实现，设计和实现的区别如下图所示： 实现是 forward problem，设计是 inverse problem 
What are inverse problems? 本文主要涉及到FIR滤波器的实现，在实现的过程中，h[k]都是已知的，而h[k]的求解一般是设计的过程。具体内容包括，FIR滤波器的基本原理，串行FIR滤波器设计（此设计为滤波器实现的“设计”和FIR滤波器的设计不同，自行理会），并行FIR滤波器设计，串并FIR滤波器设计，分布式FIR滤波器设计，快速卷积型 FIR 滤波器、多通道 FIR 滤波器、多频响 FIR 滤波器。对于快速卷积型 FIR 滤波器、多通道 FIR 滤波器、多频响 FIR 滤波器会简单介绍，其中串行、并行、串并、分布式FIR滤波器设计会给出相应源码和仿真模型，如果条件允许会抽出一个源码在FPGA上运行，并进行实验分析。 0 并行FIR滤波器基本原理在某些场合， FIR 滤波器的釆样率很高， 实时性很强， 这就要求系统具有很高的处理速度和很大的数据吞吐率， 全并行结构就满足了这一要求。 它使得采样率与系统处理速度相等。 其思想是将一次滤波运算内的乘法同时执行， 最终达到“以资源换速度” 的目的。 全并行结构可采用直接型、 转置型、 脉动方式实现， 本节将重点讨论这几种实现方式。 1 基于直接型结构的全并行 FIR 滤波器 不失一般性， 仍以 4 抽头为例， 对图 4.2所示的采用加法树的直接型结构使用流水线技术进行处理以缩短关键路径， 得到如图 4.24所示的结构。 这种结构是将一次滤波运算的所有乘法同时执行。图 4.24 中， 一次滤波运算所需要的输入数据依时间顺序沿寄存器链流动， 流动速率即为采样率， 也就是系统时钟频率， 可理解为输入数据缓存在寄存器中。 完整Verilog代码如下: `timescale 1ns / 1ps module X_Parallel_FIR_Verilog ( input rst, //复位信号，高电平有效 input clk, //FPGA系统时钟，频率为2kHz input signed [11:0] Xin, //数据输入频率为2khZ output signed [28:0]Yout //滤波后的输出数据 ); //将数据存入移位寄存器Xin_Reg中 reg signed[11:0] Xin_Reg[15:0]; reg [3:0] i,j; always @(posedge clk or posedge rst) if (rst) //初始化寄存器值为0 begin for (i=0; i |
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