该篇是FPGA数字信号处理的第二篇，选题为DSP系统中极其常用的FIR滤波器。本文将简单介绍FIR滤波器的原理，详细介绍使用Verilog HDL设计并行FIR滤波器的流程和方法。接下来几篇会介绍串行结构FIR的Verilog设计、使用Quartus和Vivado的IP核设计FIR的方法。

数字滤波器从实现结构上划分，有FIR和IIR两种。FIR的特点是：线性相位、消耗资源多；IIR的特点是：非线性相位、消耗资源少。由于FIR系统的线性相位特点，设计中绝大多数情况都采用FIR滤波器。

线性相位系统的意义，这里的线性相位指的是在设计者关心的通带范围内，LTI系统满足线性相位要求：

对于关心相位的系统，比如调制解调系统，需要使用FIR滤波器；对于只关心频率成分的系统，比如只是提取某一频率分量，为了节省资源，使用IIR滤波器即可。

FIR的最大特点就是其系统响应 h(n)是一个N点的有限长序列，FIR的输出y(n)本质上就是输入信号x(n)和h(n)的卷积（根据傅里叶变换性质，时域卷积等于频域相乘，因此卷积相当于筛选频谱中的各频率分量的增益倍数，某些频率分量保留，某些频率分量衰减，从而实现滤波效果）。FIR在实现上的本质是带抽头延迟的加法器和乘法器的组合，每一个乘法器对应一个系数。

由理论知识可知，只有当FIR的h(n)对称时，FIR滤波器才具有线性相位特性。使用MATLAB等工具设计FIR时，得到的h(n)也都是具有对称性的。

FIR滤波器的实现结构主要有直接型、级联型、频率取样型、格型四种。其中最适合FPGA实现的是直接型。“直接”是指直接由卷积公式得到： 由上图可知，n阶FIR滤波器就需要n个乘法器。如果设计的是线性相位FIR，则h(n)是对称的，利用对称性可以节省一半的乘法器。

FIR滤波器的设计方法有窗函数法、频率取样法、等波纹切比雪夫逼近法（也叫最优设计法）等等。以上所有的理论知识点在任意一本数字信号处理课本中都有详细的推论，本文节省篇幅不再赘述。

虽然Quartus和Vivado的FIR IP核中都提供了设计FIR滤波器的功能，但远没有MATLAB设计便捷和强大。设计中通常都是在MATLAB中设计好FIR的单位脉冲响应h(n)，或者说滤波器系数，量化后应用到FPGA设计中。

MATLAB提供了基于窗函数设计法的fir1函数、设计任意响应滤波器的fir2函数、最优设计法的firpm函数，以及两个应用程序包“Filter Builder”和“Filter Design&Analysis”，后者通常也被称作FDATOOL。现在最受欢迎的设计方式恐怕就是使用FDATOOL工具，功能强大、界面便捷，且可以直接导出xilinx公司IP核所需的coe文件。

本系列主要是讲述FPGA设计，不详细讨论上述函数及工具的使用，具体情况可以的MATLAB的help中查询。（Ps：博主目前的几个系列都处于开篇阶段，篇幅不多，暂未成体系，目前不再开新坑，等后期应该会出一个“MATLAB数字信号处理系列”）

从MATLAB到FPGA最重要的工作便是滤波器系数的量化。现在的计算机大多都是64位的，然而为了节省资源，FPGA中进行如此高位宽的运算步进浪费资源而且也没有必要。在MATLAB中将滤波器系数量化为指定位宽，会改变滤波器的频率特性，因此需要做好仿真，确定量化后的系数也能满足FIR的设计需求。

由上节可知FPGA最方便实现的是直接型结构FIR，实现时可以采用并行结构、串行结构、分布式结构，也可以直接使用Quartus和Vivado提供的FIR IP核。本篇先介绍并行FIR滤波器的Verilog设计。设计参考自杜勇老师的《数字滤波器的MATLAB与FPGA实现》。本设计将在Vivado环境下进行仿真。

使用MATLAB设计一个2kHz采样，500Hz截止的15阶低通滤波器（h(n)长度为16），量化位数为12bit，输入信号位宽也为12bit。Verilog设计代码如下。

模块接口：

输出信号的29bit位宽是全分辨率输出，没有截位。“并行”FIR指的是多个乘法器并行地进行滤波器系数与输入数据之间的乘法计算，因此代码中我们需要缓存16个数据：