VHDL数字时钟设计及引脚锁定方法 |
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VHDL数字时钟设计及引脚锁定方法
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目录 引言 课设题目 时，分，秒模块 分频模块 按键去抖模块 调时模块 蜂鸣器报警模块 扫描信号输出模块 二进制转八段数码管显示信号 结果展示 小结 引言最近快期末考试周了，课设任务也随之而来。这个学期要完成FPGA的课程设计，题目有三个，为了弥补模电焊板子课设的遗憾这次我又选择了数字时钟的任务。经过两天硬肝，各方面找资料终于在上个礼拜六晚上两点钟完成了课设。今天休息而且好久没写博客就写篇文章总结一下吧！
可以看到，只需要完成正常的时间显示以及调时，分以及在特定的时间蜂鸣器发出响声即可。 时，分，秒模块话不多说，直接先上代码 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity second is port (clk,clr:in std_logic; sec1,sec0:out std_logic_vector(3 downto 0); co:out std_logic); end second; architecture sec of second is SIGNAL cnt1,cnt0:std_logic_vector(3 downto 0); begin process(clk) begin if(clr='1')then cnt0 |
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