发表于2024-07-15

第1章 EDA技术概述1.1 EDA技术及其发展1.2 EDA技术实现目标1.3 硬件描述语言Verilog HDL1.4 其他常用HDL1.5 HDL综合1.6 自顶向下的设计技术1.7 EDA技术的优势1.8 EDA设计流程1.8.1 设计输入（原理图/HDL文本编辑）1.8.2 综合1.8.3 适配1.8.4 时序仿真与功能仿真1.8.5 编程下载1.8.6 硬件测试1.9 ASIC及其设计流程1.9.1 ASIC设计简介1.9.2 ASIC设计一般流程简述1.10 常用EDA工具1.10.1 设计输入编辑器1.10.2 HDL综合器1.10.3 仿真器1.10.4 适配器1.10.5 下载器1.11 Quartus II概述1.12 IP核1.13 EDA技术发展趋势管窥习题

第2章 FPGA与CPLD的结构原理2.1 PLD概述2.1.1 PLD的发展历程2.1.2 PLD分类2.2 简单PLD结构原理2.2.1 逻辑元件符号表示2.2.2 PROM结构原理2.2.3 PLA结构原理2.2.4 PAL结构原理2.2.5 GAL结构原理2.3 CPLD的结构原理2.4 FPGA的结构原理2.4.1 查找表逻辑结构2.4.2 Cyclone III系列器件的结构原理2.5 硬件测试2.5.1 内部逻辑测试2.5.2 JTAG边界扫描2.6 PLD产品概述2.6.1 Altera公司的PLD器件2.6.2 Lattice公司的PLD器件2.6.3 Xilinx公司的PLD器件2.6.4 Actel公司的PLD器件2.6.5 Altera的FPGA配置方式2.7 CPLD/FPGA的编程与配置2.7.1 CPLD在系统编程2.7.2 FPGA配置方式2.7.3 FPGA专用配置器件2.7.4 使用单片机配置FPGA2.7.5 使用CPLD配置FPGA习题

第3章 组合电路的Verilog设计3.1 半加器电路的Verilog描述3.2 多路选择器的Verilog描述3.2.1 4选1多路选择器及case语句表述方式3.2.2 4选1多路选择器及assign语句表述方式3.2.3 4选1多路选择器及条件赋值语句表述方式3.2.4 4选1多路选择器及条件语句表述方式3.3 Verilog加法器设计3.3.1 全加器设计及例化语句应用3.3.2 半加器的UDP结构建模描述方式3.3.3 利用UDP元件设计多路选择器3.3.4 8位加法器设计及算术操作符应用3.3.5 算术运算操作符3.3.6 BCD码加法器设计3.4 组合逻辑乘法器设计3.4.1 参数定义关键词parameter和localparam3.4.2 整数型寄存器类型定义3.4.3 for语句用法3.4.4 移位操作符及其用法3.4.5 两则乘法器设计示例3.4.6 repeat语句用法3.4.7 while语句用法3.4.8 parameter的参数传递功能3.5 RTL概念习题

第4章 时序仿真与硬件实现4.1 Verilog程序输入与仿真测试4.1.1 编辑和输入设计文件4.1.2 创建工程4.1.3 全程编译前约束项目设置4.1.4 全程综合与编译4.1.5 时序仿真4.1.6 RTL图观察器应用4.2 引脚锁定与硬件测试4.2.1 引脚锁定4.2.2 编译文件下载4.2.3 AS直接编程模式4.2.4 JTAG间接编程模式4.2.5 USB-Blaster驱动程序安装方法4.3 电路原理图设计流程4.4 利用属性表述实现引脚锁定4.5 keep属性应用4.6 SignalProbe使用方法4.7 宏模块逻辑功能查询习题实验与设计4-1 多路选择器设计实验4-2 8位加法器设计实验4-3 8位硬件乘法器设计实验4-4 十六进制7段数码显示译码器设计

第5章 时序电路的Verilog设计5.1 基本时序元件的Verilog表述5.1.1 基本D触发器及其Verilog表述5.1.2 用UDP表述D触发器5.1.3 含异步复位和时钟使能的D触发器及其Verilog表述5.1.4 含同步复位控制的D触发器及其Verilog表述5.1.5 基本锁存器及其Verilog表述5.1.6 含清0控制的锁存器及其Verilog表述5.1.7 异步时序电路的Verilog表述特点5.1.8 时钟过程表述的特点和规律5.2 二进制计数器及其Verilog表述5.2.1 简单加法计数器及其Verilog表述5.2.2 实用加法计数器设计5.3 移位寄存器的Verilog表述与设计5.3.1 含同步预置功能的移位寄存器设计5.3.2 使用移位操作符设计移位寄存器5.4 可预置型计数器设计5.4.1 同步加载计数器5.4.2 异步加载计数器5.4.3 异步清0加载计数器5.4.4 同步清0加载计数器5.5 时序电路硬件设计与仿真示例5.5.1 编辑电路、创建工程和仿真测试5.5.2 FPGA硬件测试习题实验与设计5-1 应用宏模块设计数字频率计5-2 计数器设计实验5-3 数码扫描显示电路设计5-4 模可控计数器设计5-5 串行静态显示控制电路设计5-6 高速硬件除法器设计5-7 不同类型的移位寄存器设计

第6章 Quartus II应用深入6.1 SignalTap II的使用方法6.2 编辑SignalTap II的触发信号6.3 Fitter Settings项设置6.4 功能块Chip Planner应用6.4.1 Chip Planner应用流程说明6.4.2 Chip Planner说明6.5 Synplify的应用及接口方法6.5.1 Synplify使用流程6.5.2 Synplify Pro与Quartus II接口习题实验与设计6-1 VGA彩条信号显示控制电路设计6-2 移位相加型8位硬件乘法器设计6-3 半整数与奇数分频器设计6-4 基于Verilog代码的频率计设计

第7章 LPM宏模块的应用7.1 计数器LPM宏模块调用7.1.1 计数器LPM模块文本代码的调用7.1.2 LPM计数器代码与参数传递语句7.1.3 创建工程与仿真测试7.2 利用属性控制乘法器的构建7.3 LPM_RAM宏模块的设置与使用7.3.1 初始化文件及其生成7.3.2 以原理图方式对LPM_RAM进行设置和调用7.3.3 测试LPM_RAM7.3.4 存储器的Verilog代码描述7.3.5 存储器设计的结构控制7.4 LPM_ROM的定制和使用示例7.4.1 LPM_ROM的调用7.4.2 简易正弦信号发生器设计7.4.3 正弦信号发生器硬件实现和测试7.5 在系统存储器数据读写编辑器应用7.6 LPM嵌入式锁相环调用7.7 In-System Sources and Probes Editor使用方法7.8 数控振荡器核使用方法7.9 FIR核使用方法7.10 DDS实现原理与应用7.10.1 DDS原理7.10.2 DDS信号发生器设计示例习题实验与设计7-1 查表式硬件运算器设计7-2 正弦信号发生器设计7-3 简易逻辑分析仪设计7-4 DDS正弦信号发生器设计7-5 移相信号发生器设计7-6 16位×16位高速硬件乘法器设计

第8章 Verilog设计深入8.1 过程中的两类赋值语句8.1.1 未指定延时的阻塞式赋值语句8.1.2 指定了延时的阻塞式赋值8.1.3 未指定延时的非阻塞式赋值8.1.4 指定了延时的非阻塞式赋值8.1.5 深入认识阻塞与非阻塞式赋值的特点8.1.6 不同的赋初值方式导致不同综合结果的示例8.2 过程语句归纳8.2.1 过程语句应用总结8.2.2 深入认识不完整条件语句与时序电路的关系8.3 if语句归纳8.3.1 if语句的一般表述形式8.3.2 关注if语句中的条件指示8.4 三态与双向端口设计8.4.1 三态控制电路设计8.4.2 双向端口设计8.4.3 三态总线控制电路设计习题实验与设计8-1 硬件消抖动电路设计8-2 4×4阵列键盘键信号检测电路设计8-3 直流电机综合测控系统设计8-4 VGA简单图像显示控制模块设计8-5 乐曲硬件演奏电路设计

第9章 Verilog系统设计优化9.1 资源优化9.1.1 资源共享9.1.2 逻辑优化9.1.3 串行化9.2 速度优化9.2.1 流水线设计9.2.2 寄存器配平9.2.3 关键路径法9.2.4 乒乓操作法9.2.5 加法树法习题实验与设计9-1 采用流水线技术设计高速数字相关器9-2 线性反馈移位寄存器设计9-3 基于UART串口控制的模型电子琴设计9-4 PS2键盘控制模型电子琴电路设计9-5 AM幅度调制信号发生器设计

第10章 Verilog状态机设计技术10.1 Verilog状态机的一般形式10.1.1 状态机的特点与优势10.1.2 状态机的一般结构10.1.3 初始控制与表述10.2 Moore型状态机及其设计10.2.1 多过程结构状态机10.2.2 序列检测器及其状态机设计10.3 Mealy型状态机设计10.4 状态机图形编辑设计10.5 不同编码类型状态机10.5.1 直接输出型编码10.5.2 用宏定义语句定义状态编码10.5.3 宏定义命令语句10.5.4 顺序编码10.5.5 一位热码编码10.5.6 状态编码设置10.6 异步有限状态机设计10.7 安全状态机设计10.7.1 状态导引法10.7.2 状态编码监测法10.7.3 借助EDA工具自动生成安全状态机10.8 硬件数字技术排除毛刺10.8.1 延时方式去毛刺10.8.2 逻辑方式去毛刺习题实验与设计10-1 序列检测器设计10-2 ADC采样控制电路设计10-3 数据采集模块设计10-4 五功能智能逻辑笔设计

第11章 16位实用CPU创新设计11.1 KX9016的结构与特色11.2 KX9016基本硬件系统设计11.2.1 单步节拍发生模块11.2.2 ALU模块11.2.3 比较器模块11.2.4 基本寄存器与寄存器阵列组11.2.5 移位器模块11.2.6 程序与数据存储器模块11.3 KX9016v1指令系统设计11.3.1 指令格式11.3.2 指令操作码11.3.3 软件程序设计实例11.3.4 KX9016v1控制器设计11.3.5 指令设计实例详解11.4 KX9016的时序仿真与硬件测试11.4.1 时序仿真与指令执行波形分析11.4.2 CPU工作情况的硬件测试11.5 KX9016应用程序设计实例和系统优化11.5.1 乘法算法及其硬件实现11.5.2 KX9016v1的硬件系统优化习题实验与设计11-1 16位CPU验证性设计综合实验11-2 新指令设计及程序测试实验11-3 16位CPU的优化设计与创新11-4 CPU创新设计竞赛

第12章 MCU与FPGA片上系统开发12.1 FPGA扩展MCU开发技术12.1.1 FPGA扩展方案及其系统设计技术12.1.2 基于单片机IP软核的SOC设计方案12.2 FPGA扩展方案设计实例12.2.1 串进并出/并进串出双向端口扩展模块设计12.2.2 8位四通道数据交换扩展模块设计12.2.3 存储器读写的FPGA扩展模块设计12.2.4 四通道PWM信号发生器接口模块设计12.2.5 李萨如图波形发生器扩展模块设计12.3 基于单片机核的FPGA片上系统设计12.3.1 单片机扩展串进并出/并进串出模块的SOC设计12.3.2 扩展SRAM模块的片上系统设计12.3.3 扩展移相信号发生器模块的片上系统设计实验与设计12-1 单片机串口扩展FPGA片上系统设计12-2 单片机数据交换FPGA扩展电路设计12-3 扩展外部数据存储器的FPGA单片系统设计12-4 四通道PWM信号发生器及其MCU控制系统设计12-5 移相信号发生器和扫频信号发生器的片上系统设计12-6 李萨如图波形发生器的FPGA片上系统设计12-7 脉宽/占空比/等精度频率多功能测试仪设计

第13章 Verilog语句语法补充说明13.1 Verilog文字规则13.2 数据类型13.2.1 net网线类型13.2.2 register寄存器类型13.2.3 存储器类型13.3 操作符13.4 常用语句补充13.4.1 initial过程语句使用示例13.4.2 forever循环语句13.4.3 编译指示语句13.4.4 任务和函数语句13.5 用库元件实现结构描述习题实验与设计13-1 SPWM脉宽调制控制系统设计13-2 点阵型与字符型液晶显示器驱动控制电路设计13-3 数字彩色液晶显示控制电路设计13-4 串行ADC/DAC控制电路设计

第14章 Verilog Test Bench仿真14.1 Verilog行为仿真流程14.2 Verilog测试基准实例14.3 Verilog Test Bench测试流程14.4 Verilog系统任务和系统函数14.4.1 系统任务和系统函数14.4.2 预编译语句14.5 延时模型14.5.1 #延时和门延时14.5.2 延时说明块14.6 其他仿真语句14.6.1 fork_join块语句14.6.2 wait语句14.6.3 force语句和release语句14.6.4 deassign语句14.7 仿真激励信号的产生14.8 Verilog数字系统仿真习题实验与设计14-1 在ModelSim上对计数器的Test Bench进行仿真14-2 在ModelSim上进行16位累加器设计仿真附录 EDA开发系统及相关软硬件参考文献

EDA技术实用教程：Verilog HDL版（第五版）/“十二五”普通高等教育本科国家规划教材 下载 mobi pdf epub txt 电子书 格式 2024

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　在现代电子设计领域，Verilog HDL作为IEEE标准的两大主流HDL之一，相比于VHDL，具有易学易用和享有ASIC设计领域的主导地位等诸多优势，在全球范围内其用户覆盖率一直处于上升趋势；统计资料表明Verilog HDL现已超过80%的行业覆盖率，例如美国使用Verilog HDL的工程师占HDL设计行业工程师的90%以上，并仍有上升趋势。由此势必导致我国Verilog HDL工程师和相关就业领域人才需求的不断增加。本书以Verilog HDL作为基本硬件描述语言来介绍EDA技术。作为教科书，与科学出版社出版的《EDA技术实用教程——VHDL版》构成了姐妹篇。

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纸张有些薄，不过内容很好。

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