触发信号的方式分为：电平触发，边沿触发和脉冲触发。

电平触发SR触发器由左边的两个与非门和右边的SR锁存器组成。

电平触发SR触发器电路结构较简单，当CLK为高1时，S和R的输入才能改变输出Q和Q’状态；否则输入S和R全为低0，输出Q和Q’保持原来的状态不变

同样S和R需要满足约束条件：SR = 0

注：在所有的电路图形符号中，如果输入端没有小圆圈，如上图第二个CLK输入，则表示输入高电平有效，如果有小圆圈，则表示低电平有效。 小圆圈就和Q’那个一样。

上述是CLK控制的SR触发器，CLK控制S和R的输入，这算是同步电路，还有一种带异步置位和复位的电平触发SR触发器，可以不受时钟控制对输出置位和复位。

可以看到，只要当SD’ = 0，Q就会输出1；只要当RD’ = 0，Q’就会输出1，同时也要注意：当SD’ = RD’ =0,时，Q和Q’都输出1；所以置位时不能复位，复位时不能置位，即SD’ = 0时，RD’ = 1；SD’ = 1时，RD’ = 0。当SD’ = RD’ =1 时，CLK控制有效

D触发器的特性公式为：Q（n+1）= D；次态与上一个输出状态Q无关，只与输入有关。（Q（n+1）为次态，D为输入）

同样当CLK为高时，Q（n+1）= D；否则Q（n+1） = Q;

1、当CLK为高时，才接受S、R（或者D）的输入信号，并按照输入信号将触发器的输入置为相应的状态； 2、在CLK = 1的时间内，S、R（或者D）的变化都会引起输出变化，所以触发器的抗干扰能力低。

边沿触发：当CLK的下降沿或者上升沿来到时，触发器才开始接受输入的信号。

边沿D触发器由两个电平D触发器和两个非门构成

其中，图（a）是由两个电平触发的D触发器组成的边沿D触发器的原理性框图。其中FF1和FF2是利用CMOS传输门组成的电平触发D触发器。

具体实现边沿触发的原理：

1、当CLK = 0，C= 0，C’ = 1，TG1导通（圆圈表示低电平有效），TG2截止，这时，Q1 = D，并且，在CLK = 0期间，Q将随D变化而变化；同时，因为TG3截止，TG4导通，Q1的输出并不传输到FF2，所以FF2的输出Q保持不变。 2、当CLK上升沿到达时，CLK = 1，C = 1，C’ = 0，TG1截止，TG2导通，由于反相器G1的电容效应，G1输入端电压不会立即变化，于是Q1’ = 上一个保持的D’；再由于TG3导通，TG4截止，Q1’输入到FF2并由反相器输出到Q； 最终Q* = D，因为TG1截止，所以Q不随D的变化而变化，只是记录了上升沿到来前的那个时刻的值； 3、在上个CLK = 1的期间，Q一直等于D，在当下一个下降沿到来时，CLK = 0，TG1导通，TG3截止，即使这时候D输入变化，也无法传输到FF2的Q输出端，必须等待下一个上升沿到来，Q才会随D变化，实现了上升沿触发，所以这是一个上升沿触发。

具体原理与带异步复位的SR锁存器类似。

触发器的次态仅取决于时钟信号上升沿（或者下降沿）到达时输入的逻辑状态，，而在这之前和之后，输入信号都不影响次态，有效地提高了触发器的抗干扰能力。 但是，正因为是在时钟边沿寄存数据，几乎可以说是在上升沿这一个时刻寄存数据，所以如图5.5.1，时钟上升沿到来时，Q1端开始寄存数据，而D到Q1和CLK到变为C’的传输延迟不一样，所以数据D必须先时钟到来一段时间输入到D端，否则，当上升沿到来，Q1的值不确定，输出的Q端数据也会出现不确定的值，即亚稳态，这一段时间称为建立时间Tsu。下面会有较详细介绍。

为了提高触发器工作的可靠性，希望在每个CLK周期里输出端的状态只能改变一次，于是设计出了脉冲触发器。

如图是脉冲触发的SR触发器，也称为主从触发器，主触发器和从触发器均是电平触发的SR触发器。

具体实现脉冲触发的原理： 1、当CLK = 1时，G7和G8被打开，G3和G4被封锁；主触发器根据SR的状态进行翻转，而从触发器保持不变； 2、当CLK回到低电平，CLK = 0时，G7和G8被封锁，G3和G4被打开；从触发器根据主触发器相同的状态进行翻转，因此在一个周期内，输出端状态只改变一次。而且变化发生在下降沿，这跟边沿触发器类似。

1、触发器翻转分为两步。第一步是主触发器在CLK= 1（CLK = 0）时根据输入S、R翻转，从触发器不变；第二步是从触发器在下降沿（上升沿）到来时根据主触发器翻转状态。 2、因为主从触发器的本身是电平触发的SR触发器，所以在CLK = 1（或者CLK = 0）的所有时间内，输入信号都将对主触发器起作用。

按照逻辑功能的不同特点，通常将始终控制的触发器分为SR触发器、JK触发器、T触发器和D触发器。

触发器的动态特性包括建立时间、保持时间、传输延迟时间和最高时钟频率等。

在上面D触发器的特点中，提到过建立时间，建立时间是指输入信号应该先于时钟信号CLK动作沿到达的时间。如果不满足建立时间，就会出现亚稳态的现象，即输出的值不确定，对系统造成破坏。 如上图，上图是边沿出发的D触发器。

为了保证触发器的稳定可靠低翻转（防止出现亚稳态），在C和C’改变之前，FF1中的Q和Q’必须稳定地建立起来，使Q1 = D。由于加到D端的输入信号需要经过传输门TG1和反相器G1、G2的传输延迟时间才能到达Q1端，而在CLK的上升沿到来之后，只需经过反相器G5的传输延迟时间，C’就可以变化，因此D端的输入信号必须先于CLK上升沿至少2td时间到达，所以Tsu = 2td。（td为门延迟时间，每个门电路的延迟时间不一致，这里统一用td代替）

保持时间是指时钟信号CLK动作沿到达后，输入信号仍然需要保持不变的时间。如上图，在C和C’改变状态是TG1变为截止和、TG2变为导通之前，D端的输入信号应当保持不变，为此，至少在CLK上升沿到达后2td的时间内，输入信号应当不变，即Th = 2td。

传输延迟时间是指从CLK动作到达开始，直到触发器输出的新状态稳定建立所需要的时间。 如上图，FF2输出端Q的新状态需要经过C、C’、TG3、和G3的传输延迟以后才能建立起来，所以输出端Q的传输延迟Tpdq = 4td。而Q’端还要经过G4的传输延迟才能建立起来，所以Tpdq’ = 5td。

最高频率是指触发器在连续、重复翻转的情况下，时钟可以达到的最高重复频率。 如上图，为了保证触发器可靠低翻转，CLK的低电平持续时间Twl必须大于建立时间，即Twl（min） = 2td。 而在CLK变成高电平之后，直到Q’新状态建立起来以前，TG3必须保持导通状态，因而C和C’的状态不能改变。考虑到需要经过G5的传输延迟时间td以后，C和C’才改变，所以CLK的高电平持续时间必须大于Tpdq’-td，所以Twh最小值应该为Twh（min） = 4td。 所以得到最高频率 fmax= 1/(Twl（min） + Twh（min）) = 1/(6td)。 如果考虑占空比50%，Twl（min） = Twh（min），fmax= 1/(8td)。

注意：td是对每个门电路延迟时间的统称，不一定每个门电路延迟时间相等。