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第一章 Serdes Concepts    

1.1 并行数据总线

1.2 源同步接口

1.2.1 减小I/O pin 的数量

1.2.2 Clock Forwarding（时钟传播）

 1.2.3 Higher Speed Source Synchronous Interfaces

前序：     工作方向需要学习 SerDes 相关内容，找来行业圣经先啃一啃， 由于个人也是刚接触这一块，对书中的理解应该有很多不对的地方，大家多多指点。 Preface：     最简单的通信方式就是芯片间管脚互联， 这种方式也一度被接收。 然而，由于摩尔定律， 它决定了可以在芯片上制造更多的电路。但芯片封装计数的引脚密度并没有像硅密度一样以同样速度增加， 这导致了高速Serdes（HSS）设备作为几乎任何芯片设计的固定部分的普及。

这一章节描述了从一个芯片向另一个芯片传输数据的基本方法，包括板级内部传输和跨板级传输。 读完此章节后， 读者需要对使用高速 串并转换器 以及这类设备带来的问题 有一个 了解。

    并行数据总发现是解决芯片之间直接传输得最简单得方式。但这种方式有两个弊端：     1. 管脚过多，（由于摩尔定律的原因，电路密度越来越大，但单位面积下封装管脚的数量并未显著增多， 且价格贵）     2. 时序问题。  需要考虑 芯片间的延迟。 管脚上必须满足 setup time，hold time。（这些 setup 和 hold times 必须用 负载范围 来计算，  延迟基于PVT条件， 而负载范围必须使用最坏的情况来计算。 对于高频时钟， 需要PLL 来做相位补偿。）

    本节讨论的系统的修改可以消除掉上一节中并行数据总线的两个问题。 这些方法是并行数据总线的扩展。 本节中描述的并行数据总线和所有扩展都被认为是源同步接口体系结构。

        这是通过复用芯片1的输出的n位数据到k位的互连（kk -----k-->n）     当PIN 的数量减小到 k:n ， 相应的时钟频率 需要增加到 n:k 。         由于噪声和 电磁干扰（EMI) 以及功耗的问题，  系统设计者通常不喜欢再系统内部分配高速参考时钟。通常会分配一个低频时钟， 芯片中的锁相环（PLL）用来将这个参考时钟乘以一个可用的频率。 由此产生的时钟相位的可变性， 以及更高的数据传输频率， 而这写问题往往会加剧并行总线的是 时间问题（timing issues）。

    图1.3 在两个芯片间加入了一个高频时钟。 假设这个时钟频率 略低于 芯片内部触发器需要的时钟频率。  PLL 被用在每个芯片上以这个频率的倍数产生时钟。由此产生的时钟用于在各自芯片中 发送和捕获数据。         Chip 1中 PLL 产生的用于发射数据的时钟也是 chip1 的输出， 这个时钟同时被用于 Chip2 来捕获数据。 这个方法叫做 clock forwarding         这个方法的优点是， 用于Chip 1 发射数据的时钟 对Chip 2 是有效的， 同时被用做捕获数据时的参考时钟。 Any Variations in delays through clock distribution network driving the two chips does not need to be taken into account in timing analysis(任何通过时钟分配网络驱动两个芯片的延时变化在时序分析中 都不需要考虑。） 

        到目前为止，还没有给出任何高速时钟频率相对于接口的比特率的建议 和区别。 通常，图中所示的高速时钟可以是 但数据速率（SDR）， 或双数据速率（DDR）。 

SDR： only 上升沿或者下降沿接收数据

DDR： both 上升沿和下降沿接收数据

        数据位被认为有效的时间窗口称为眼（eye）。闭眼（Eye closure）是由于 功耗，电压，温度的影响，以及信号上升和下降时间的差异，转换速率等。 眼睛越闭，越难找到一个 可以可靠采集信号来接收数据的点。（1.5b中的眼睛已经完全关闭）

eye width，  eye hight

  BER（bit error rate）和eye opening（both width and height）直接相关。现在介绍一些方法减少数据信号的闭眼。

        1.2.3.1 Differential Signals(差分信号)

        非差分信号的不等信号的上升和下降时间有助于闭眼。 Signals switching on the chip also create current variations on the power distribution grid of the chip, which in turn cause variations in voltage dop (noise) that can cause variation in delays of surrounding circuits

        差分信号使用两个电器信号来表示一个数据bit(true and complement signals).  逻辑0 由驱动到其较低电压的 true 信号和驱动到其电压上限的补码（complement）信号表示，。 逻辑1 由true 信号被启动到其电压上限，而补码 被驱动到其电压下限来表示。 差分接收装置 根据两个信号之间的差异来解释逻辑位值， 而不是根据单个信号的电平。

        大部分噪声源对 true 信号和 complement 信号产生的电压变化是相等的。所以常规噪声可以被忽略。 此外， 由于微分信号的一条腿上升而另一条腿下降， 或者相反， 不等的上升和下降时间效应抵消了（what？？？）。

        差分信号的缺点是，每个数据位需要两个芯片引脚。 然而， 这被差分信号可能带来的更高速所带来的收益抵消。 

        1.2.3.2 Multiple Interface Clocks(多个时钟输入信号)

        如图1.3的接口时钟与用于启动数据的时钟相同，通常从时钟分布网络中的一个点驱动，该点尽可能接近启动的实际触发器。相位变化是由于数据路径和时钟路径都不常见的任何电路引起的。在同一芯片上， 硅工艺变量 在不同的电路上是不同的，配电网（power distribution network）在不同电路上的电压降可能是不同的，电压降可能根据开关电流而变化，芯片上不同点的温度也可能不同。 在计算延迟，设置时间和正确捕获接收数据所需要的hold time， setup time 时，必须考虑所有参数的公差和限制（tolerances and limits）。 在高速率情况下， 这些变量可以减少 eye opening，也成为限制接口速度的主要机制。

        为了最大化眼睛的宽度， 经过时钟树到达各个触发器金和时钟输出路径 需要共享尽可能多的电路， 并且驱动时钟的输出 需要和驱动数据的输出相似。理想情况下，同一个时钟缓冲器需要驱动时钟输出驱动器， 并且需要驱动所有的数据触发器。（单个时钟源， 驱动多个输出）。 数据总线上的bits越多， 越难实现。 I/O驱动器必须基于与封装引脚连接的基本规则进行物理分布。 电路之间的距离越大，功耗，电压和温度变化就越多，时钟分配网络中由于距离远而无法共享的电路就越多

        一项用于改善eye 宽度的技术就是限制与给定的接口时钟相关联的 data bits 的数量。 更广泛的数据总线是通过使用多个接口时钟构建的， 每个时钟与数据位的一个子集相关联。如下图的例子，将互联的k bit 分成两组， 每一个拥有独立的 high-speed interface clock。 注意，接口芯片必须在单独的时钟域捕获每组数据位，并需要将这些数据重新计时到芯片内部的公共时钟域。（分开捕获数据， 然后按照正确的相位拼接数据。） 

        1.2.3.3 采样边沿

        另一种用于允许源同步接口高速操作的技术是在接收端处理数据信号，并在每位的基础上调整时钟的采样相位。