Cadence17.4学习手册之原理图设计(二) |
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Cadence17.4学习手册之原理图设计(二)
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原理图绘制
如何使用元件库
在绘制原理图的界面下，工具栏->Place->Part，或直接使用快捷键P，即可打开元件库入口 在新版本中，页面不再浮动，而是固定于页面右侧（初始状态），但是我们拖动页面即可使其重新浮动，并可重新定义页面位置。 如下图所示，选择红框选中的按钮，即可选择官方内置库或者第三方库，官方库的位置以及说明已经在前面提出。然后在part部分双击对应元件即可放置对应元件。 很多电路图是比较复杂的，图中要素很多，想要提高自己的效率，熟练运用快捷键以及一些其他的技巧是很必要的。 快捷键作用C以光标所指为新的窗口显示中心W画线 On/OffP快速放置元件H元件标号左右翻转V元件标号上下翻转R元件旋转 90°N放置网络标号J放置节点 On/OffF放置电源G放置地Y画多边形T放置 TEXTB放置总线 On/OffE放置总线端口F4重复之前的操作ESC结束当前操作也可自由设定快捷键，具体参考 Cadence Allegro 快捷键设置 操作技巧 画线 单击表示当前线段绘制结束，后面还会继续绘制线，双击表示绘制结束，后续不再绘制线，但保留当前操作为画线操作。在绘制线的时候按住shift，则可将线段按任意角度绘制。两线以节点的方式连接，表示其在电气特性相上连接。 网络页面内的连接：直接使用NET即可 页面间连接符 OFF-PAGE CONNECTOR 不同页面间的网络需要通过页面间连接符进行连接。 原理图高亮网络，在AD中我们按住ALT然后点击对应网络即可高亮显示该网络，在Cadence中也可以做到。 选中对应网络，然后右键，选择Select Entire Net 元件与元件管脚相连：元件与元件管脚相连时最好通过线来连接，不要直接将两个元件的管脚连接在一起。否则在将网表导入到PCB中时会出错。 总线 总线的网络标号：总线的网络标号必须为 BUSNAME[BUSNUM]的格式，BUSNAME与[BUSNUM]之间不得有空格，举例：databus[0-31]总线与信号线的连接：总线与信号线之间必须通过总线端口进行连接与总线相连的信号线的网络标号：信号线的网络标号必须与所定义的总线的名称一致，但需后缀一个数字，eg：总线名为databus[0-31]，则对应的信号线标号应为databus0~databus31 快速放置在实际操作中，我们会遇到很多需要大量重复操作的情况，比如说很多根引脚需要放置，或者很多的引脚需要命名，但是这些操作大部分是一些重复性的工作比如说放置同样的线，对网络的命名是以数字递增的，这个时候我们如果能够使用一些快捷操作，就能把我们从这些简单的工作中解放出来，提高工作效率。 快速放置之重复操作F4：在结束某一操作之后，按F4便可重复之前的操作 快速复制之Ctrl：选中所绘制的一根线段以后，按住Ctrl，然后拖动即可实现快速复制。 批量浏览 点选工程文件 .dsn 工具栏 Edit -> Brower在Brower中我们可以查看工程中的网络、元件、元件与元件的连接情况用法： 使用Brower命令寻找未赋值元件使用Brower命令查找未编号元件使用Brower命令检查网络连接使用Brower命令定位DRC标记 find命令 使用Find快速查找元件 Design Cache操作（元件批量替换/更新） 步骤： 打开Cache选中需要替换的元件右键Replace cache即可选择替换对象 使用场景 需要批量修改某些元件为其他元件某一元件被重新修改过，增加或减少了一些其他的属性，可以利用Cache批量更新。chearup cache：清空cache中已不存在于原理图的元件。 特殊情况 对应元件对应的封装而言，如果重新修改过元件的封装，那么之后如果仅仅选择更新元件信息，是无法更新元件的封装的，必须使用替换元件才能实现更新引脚信息。 元件操作元件移动 不带导线的移动：按住ALT键，点按待移动元件然后将其移动，即可去除导线连接进行移动带导线的移动：直接点按元件即可移动，此时元件所连接的导线也会一起移动。元件旋转：快捷键R 元件镜像： 水平镜像 快捷键 H (horizontal)垂直镜像 快捷键 V (Vertical)元件属性浏览 框选对应的元件然后右键，快捷菜单中选择Edit Property，即可浏览/修改元件属性 相关菜单注明如下： 添加/修改封装 手动点击一个元件，在其属性编辑框中编辑封装信息 在元件库中添加封装 批量修改 法一： 框选需要修改的元件，然后会出现所框选所有元件的属性值表，在属性值表中选中 PCB footprint，然后右键Edit，即可修改 操作请见下图 在新版本中DRC界面有较大的变化，首先最重要的就是加入了在线DRC检查，只需要点选即可开启。下面配图说明： 设置部分 规则部分：一般而言按照图中设置即可 电气规则 check single node nets——检查单节点网络；check unconnected bus net——检查未连接的总线网络；check no driving source and Pin type connect——检查驱动接收等Pin Type的特性，这些在高速仿真时用到；check unconnected pins——检查未连接的管脚；check duplicate net names——检查重复的网络名称；check SDT compatibility——检查SDT兼容性；check off-page connector connect——检查跨页连接的正确性；check hierarchical port connect——检查层次图的连接性；物理规则 check power pin visible——检查电源引脚可视性 check missing pin number——检查是否有丢失的Pin numbers check missing/illegal PCB footprint property——检查缺失或者不符合规则的PCB封装库定义。没有此项规则导入原理图导入PCB时可能会出项许多问题。 Check Normal Convert view sync ——检查不同视图下的Pin numbers的一致性。 Check power ground short——检查电源、地短接。 Check incorrect Pin_Group assignment——检查Pin_Group属性的正确性； Check Name Prop consisrency——检查名称属性的一致性；（猜的，Prop=Property） Check high speed props syntax——检查高速props语法有无错误； Custom DRC——自定义的DRC； 参考链接 ORCAD16.6中原理图DRC检查（上） ORCAD16.6中原理图DRC检查（下） 网表在完成DRC检查，确定电路没有规则上的错误以后，即可导出电路图网表，然后进行PCB绘制的操作了。 导出网表基本操作为： 工具栏->Tools->Create Netlist 界面介绍 选中工程文件 .dsn，然后工具栏->Report->CIS Bill of Materials->standard 页边与标题栏的设置 选中要打印的页面，右键选择Schematic page perproties 工具栏->File->Print，参数默认即可 在原理图绘制的过程中，灵活使用各种快捷键是提高效率的关键，同时也要注意原理图注释的使用，注释往往能帮助解决一些电路上的小问题。 |
点击 pivot后 显示为 
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