assign和always组合逻辑块,孰优孰劣? |
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不知大家有没有和我同样的感受,遇到这样的assign表达式(从两个值中选一个)时: wire pause_count; reg [4:0] count31; wire [4:0] count31_nxt; assign count31_nxt = (count31 = 'd31) ? 'd0 : (count31 + 1);就会觉得一目了然,意义明确,一行语句把问题描述的明明白白。 但遇到如下assign表达式(从三个值中选一个),只能说也行: assign = (pause_count == 1'b1) ? count31 : ( (count31 == 'd31) ? 'd0 : (count31 +`1) );但我们的忍耐是有限度的,再多可就有点难受了,大脑虽然也能分析得过来,但是确实显得臃肿,拖泥带水,分析对了还好,如果稍有疏忽,得不偿失。 always组合逻辑块能否代替多选一的assign呢?肯定的可以: 如下,用always组合逻辑块来描述三选一的assign: always@(*) begin count31_nxt = count31; if(pause_count) count31_nxt = count31; else if(count31 == 'd31) count31_nxt = 'd0; else count31_nxt = count31 + 1; end虽然代码行数上更多,但是逻辑更清晰,不容易出错。 如果逻辑上,你还认为优势不明显,那么如果assign选择数更多,这种always组合逻辑块的优势就会更明显。 参考:Verilog高级数字系统设计技术与实例分析
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