Verilog 中重复的内容可以使用for循环来完成，目前总结的注意点如下： 1、always 内部用for循环，需要定义interger类型变量，否则有些仿真工具会报错 2、异步复位时序逻辑always@下面第一行必须是异步复位，不能有for循环，否则综合工具会报错

3、for语句在always 外部，或者使用for循环例化模块，需要定义genvar变量，否则有些仿真工具会报错。