一段完整的VHDL代码的3个基本组成部分：库（LIBRARY）声明、实体（ENTITY）和构造体（ARCHITECTURE）。

LIBRARY（库）声明：列出当前设计中需要用到的所有库文件，如ieee,std和work等。

ENTITY（实体）：定义了电路的输入/输出引脚；给出了电路外部连接端口（PORTS）的定义；定义电路模块的外部属性。

ARCHITECTURE（构造体）：所包含的代码描述了电路要实现的功能；内部的语句描述了电路所实现的功能。

​ 库是一些常用代码的集合，将电路设计中经常使用的一些代码存放到库中有利于设计的重用和代码共享。下图给出了库的典型结构。代码通常以FUNCTION（函数）、PROCEDURE（过程）或COMPONENT（元件）等标准形式存放在PACKAGE（包集）中，用户可以根据需要对其进行编译和使用。

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IEEE（标准库）、STD（语言定义库），IEEE扩展库、VITAL（主要ASIC设计提供的一些仿真模型）、Work（临时库），存放用户设计所有相关的文件。

LIBRARY（库）的建立和使用有利于设计重用和代码共享，同时可以使代码结构更加清晰。

work 库是当前工作库，当前设计的所有代码都存放在work中，使用work库不需要进行任何声明。

​ 定义公共属性（函数、常量、自定义数据类型、子类型），和C语言的头文件类似。

VHDL 允许用户在定义函数的时候，将函数的声明与函数的实现进行分离。

函数声明在package中，实现在package body,当然可以将函数直接在package中实现。

自己定义的包存放在work库中；

它是IEEE库中使用率较高的一个包，其中STD_LOGIC，STD_LOGIC_VECTER数据类型是设计中必须用到的数据类型。该包主要定义了一些数据类型，子类型以及函数。

数学相关的运算符号、数据类型等定义在这个包中（+、-、*、/……），

这两个包主要是为了丰富STD_LOGIC_ARITH包，定义了这两个包，就可以不用定义STD_LOGIC_ARITH包了。

signal_mode（端口信号）的模式有四种：IN,OUT,INOUT或者BUFFER。

IN,OUT ：是单向引脚

INOUT：是双向引脚

OUT类型的端口是不能供电路内部使用的。

信号的类型包括：BIT、STD_LOGIC、INTEGER

BUFFER：该模式的引脚首先是一个输出引脚，但该输出信号可以供电路内部使用。

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描述电路模块的内部结构