DRAM存储原理 |
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From: https://mp.weixin.qq.com/s/DVKeQwO8ryiGln0KtR2rBA 【吾生也有涯,而知也无涯。——庄子】 DRAM全称动态随机存储器,Dynamic random access memory. 关于存储器,主要分为两大类。 一.易失性存储器RAM,又分为动态随机存储器DRAM和静态随机存储器SRAM; 二.非易失性存储器,比如磁带,光盘,以及我们后面会介绍到的FLASH等。 由于DRAM比较复杂,计划从一个cell开始,到BANK,Die,Device,以及在整个系统中的位置来学习。本章将简单介绍DRAM的基本概念及存储机理。 DRAM是由一个一个的存储单元以及外围电路组成的。 主要包括DRAM Array(存储数据),Sense Amps(放大器),Column/Row Decoder(地址解码器),Data Buffer(数据缓存)等。 首先我们先来看看DRAM存储最基本的单元Cell,一个cell可以存储1bit,它由存储电容器,晶体管,WL,BL组成。存储电容器C=εS/d,既然是电容,就存在漏电的问题,需要隔段时间就行刷新refresh; 晶体管,主要起开关作用,允许或者禁止对电容操作,连接电容和位线; BL位线,外部通过位线实现对存储电容的读写; WL字线,控制开关晶体管的导通和截止。 关于读写,我们先来看两张图。 图一:放大电路图 图二:放大电路控制信号时序图 在这里我们通过读取“1”进行说明,整个过程包括precharge预充电,Access读取,Sense放大,Restore充电/write recovery写回(这操作需要一定的时间保证数据的可靠这入tWR)四部分。 1.使能EQ电路,对电路precharge到bitline和/bitline电压稳定到vcc/2; 2.选择需要读取的cell,激活对应的WL,随着WL电压的升高,晶体管导通,cell中的正电荷流向bitline,如②,由于正电荷的影响bitline和/bitline形成△V的差值电压,如果是0则形成负的△V原理一样; 3.进入放大电路,这里是由两个NFet和两个PFet组成的放大电路。然后对控制信号SAN施加0电压,对SAP施加1电压(这里指的VCC);在△V的影响下,bitline上的电压会稍稍大于/bitline上的电压,这样下方的NFet就比上方的NFet更容易导通,同样上方的PFet也会更容易导通;其余两个晶体管就逐渐关闭。这样我们就可以看到bitline的电压被拉到了接近vcc电压,从而进行了读取放大。在这里关于NMOS和PMOS的导通速度可以去了解下,在以后的学习中会涉及; 4.读取造成电荷的损失,为避免下次读取出错,需要对cell进行restore。保持WL开启状态,使能CSL控制信号,bitline vcc实现对cell的充电,使cell恢复到读前的状态。 DRAM的 cell基本概念及读取原理就学习到这里,欢迎指正交流。 下一章,我们将来学习内存在整个系统中的作用。 |
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