通常讨论逻辑电路时，只从抽象的逻辑角度进行描述，不考虑实际电路中必然存在的信 号传输时延和信号电平变化时刻对逻辑功能的影响。逻辑门的传输时延以及多个输入信号变 化时刻不同步，可能会引起短暂的输出差错（俗称毛刺），这种现象称为逻辑电路的冒险现 象（简称险象）。险象的持续时间虽然短暂，危害却不可忽视，尤其在驱动时序电路时，险象可能造成严重后果。

写出图所示电路的输出信号表达式，求出 ACD=111 时的函数值。 设逻辑门的传输时延为 Tpd，画出波形图，并判断电路是否存在险象。

分析图所示电路 按照先写逻辑函数表达式-列出真值表的步骤一步一步来

7483 是具有先行进位功能的 4 位二进制全加器， 先行进位设计改变了加法器的进位产生方式，使电路的 工作速度大幅提高，输入/输出端之间的最大时延仅为 4级门时延，7483的惯用逻辑符号如图4-41所示。74283 与 7483 的逻辑功能完全相同，只是芯片管脚排列不同

如图所示：

采用级联扩展7483级联实现两个 7 位二进制数相加的电路图，注意高位芯片 7483（H）A3、B3置 0，两 个 7 位二进制数之和不超过 8 位，因此，结果由图中 S7～S0输出。注意，该电路两个模块内部的进位是先行进位，而级联模块之间的进位则是串行进位。

解题思路：

7485 的三个级联输入端用于连接低位芯片的三个比较输出端，实现比较位数的扩展。 图 4-46 是用两片 7485 级联实现的两个 7 位二进制数比较器，参与比较的两个 7 位二进制数 是 A7～A1和 B7～B1，比较结果由***高位芯片输出***。两片 7485 中，高位芯片 7485（H）的两 个最高位 A3和 B3置为相等（都置为 0，也可以都置为 1），低位芯片 7485（L）的级联输入 端“a=b”置 1，其余两个端子置 0，以确保当两个 7 位二进制数相等时，比较结果由***低位芯片的级联输入信号决定***，输出 A=B 的结果。