在之前的博客中，我讨论了为 2 层 PCB 准备布线规则以支持数字信号布线和布局的一些基本要点。特别是，我们研究了在 2 层 PCB 上支持 I2C 或 SPI 等数字接口所需的一些基本堆叠和布线规则。使用这些接口时，一些简单的指南可以帮助确保电路板中的信号完整性并降低 EMI。

像 USB 这样的阻抗控制接口呢？对阻抗控制的需求以及知道何时可能违反它是在 2 层 PCB 上路由 USB 之类的东西的要点。在本文中，我将展示如何路由 USB 等高速协议。具体来说，我们将研究布线板所需的重要设计规则，特别是我们可以接受的传输 USB 数据的走线的长度限制。如果您还没有阅读本系列的上一篇文章，请看一看它为理解 USB 路由要求设置的限制所需的一些概念基础。

在上一篇关于 2 层 PCB 布线的文章中，我们研究了一个程序，以确定您可以在设计中使用的最长线路长度，而无需应用阻抗匹配。我们发现长度限制取决于沿传输线长度您可以容忍的输入阻抗偏差水平。特别是，取决于您是否将信号传输距离的 10% 到 25% 视为限制走线长度的重要因素。

对于这个演示，我想看看这个板上的 USB 2.0 路由在高速标准下，我专注于这个标准是有特定原因的。USB 2.0（高速）仍然在某些系统中使用，因为它提供与旧设备的连接以及快速的数据传输速率，并且它仍然在流行的平台上使用，例如带有 B 型插头的 Arduino。

为了说明两种可能的设计，我比较了两种 USB 2.0 规格（全速和高速）的数据速率和上升时间：

最小驱动器上升/下降时间

- 500 ps（高速）

- 4 - 20 ns（全速）

最大差分对偏移

- 100 ps（高速）

- 1 到 5 ns（全速）

阻抗目标

- 90 欧姆差分

我将在下面展示的过程是针对具有高速上升时间和偏斜的 USB 2.0 信号执行的，但您可以将相同的过程应用于 USB 3.0 或任何其他高速接口。请记住：2 层板上的路由并不适合每个接口。例如，我不知道有人会推荐在 2 层板上布线 DDR4，因为这些快速信号的长度限制和辐射噪声很小。

首先，我们想知道在典型 2 层 PCB 上路由 USB 信号的临界长度。对于 Dk = 4.8 的FR4 材料芯，我们将有大约 150 ps/英寸或大约 6 英寸/ns 的传播延迟。凭借我们针对高速规格的 500 ps 上升时间，这在上升时间内提供了 3 英寸的信号传播距离。如果我们非常保守并且对临界长度使用 10% 的限制，那么临界长度就是 0.3 英寸！

我们这里需要布线的拓扑只是带有差分对的串行线。所以你有三个要素：

您可能想知道，它是如何在像 Arduino 这样的平台上完成的？看一下您可以在亚马逊上购买的 Arduino Mega 的下图。USB控制器靠近连接器放置，绝对在1英寸以内。

Arduino Mega 示例板。请注意 USB 控制器芯片靠近 B 型连接器。

您会在其他 Arduino 板上找到类似的布局和布线。为了避免输入阻抗与连接器、电缆和接收器不匹配，我们希望遵循上面显示的建议，并在我们的 2 层 PCB 上保持布线较短。但是，我们不需要太保守以应用 10% 的限制。相反，如果我们采用 25% 的限制，我们将获得 0.75 英寸的更舒适的布线距离，这在 2 层 PCB 上更易于管理。

请注意，这是针对高速规格的。在全速规格下，我们有一个更宽松的 2.4 英寸临界长度（10% 限制）或 6 英寸临界长度（25% 限制），上升时间为 4 ns。

接下来，我们需要考虑驱动器输出是如何终止的。由于我们在这里专门讨论 USB，请注意 USB 2.0 规范要求连接器附近的 D+ 和 D- 线上的一些终端电阻器以匹配阻抗。这些可能被集成到芯片上的 USB 收发器中，或者它们可能需要作为外部组件。典型值为 15 欧姆、22 欧姆或 45 欧姆，但也可以使用其他值；确保检查您的组件的数据表以查看需要什么端接。例如，TUSB2077APTR USB 集线器控制器使用 27 欧姆终端电阻。请务必查看数据表以检查您是否需要这些外部电阻器。

借助高速标准中 100 ps 的偏移限制，我们现在可以计算差分对两侧（D+ 和 D- 信号）之间允许的长度不匹配。采用表层布线的大约 6 ns/英寸传播延迟估计值，并乘以偏斜限制，我们得到 0.6 英寸的走线长度差异。这是非常大的！我们有很大的自由来允许一些走线长度匹配。但是，这里有一点很重要：这包括互连的整个长度（您的板 + 电缆 + 接收板）。因此，为了安全起见，通过将线对布线在一起，尽可能地限制偏移并在板上执行长度匹配。这很容易，因为 USB 控制器芯片通常会将 D+ 和 D- 信号放在芯片的同一边缘。

正如我在上一篇博客中指出的那样，您不能使用与高速 USB 2.0 中的特性阻抗相对应的走线宽度仍然满足阻抗规范。请记住，对于 Dk - 4.8，具有两层的标准厚度 PCB 上的走线宽度约为 110 密耳。我们怎么可能达到 USB 2.0 高速的差分对阻抗规格与该走线宽度？

实际上，由于差分对中的走线相互耦合的方式，我们不需要使用该走线宽度。如果您使用带有厚 2 层板的叠层计算器来计算微带的差分阻抗，您会发现所需的实际走线宽度要小得多，并且是间距的函数。对于我们在 2 层 PCB 上的示例微带线，Altium Designer 中的层堆栈管理器告诉我们，走线宽度约为 16 mil，间距为 5 mil。

差分微带阻抗导致 Altium Designer 的层堆栈管理器。

您可以对这些差分微带线使用更细的走线，但您需要使用更小的间距。在这个设计中，我们接近蚀刻的迹线到迹线间隙的极限，因此保持迹线之间的 5 mil 间隙是可以的，因为我们正在使用这些迹线宽度达到单端规范和差分规范。我们如何知道我们正在达到规范的单端部分？这是因为：上面给出的走线宽度是针对单条走线的奇模阻抗，而不是特性阻抗！这就是为什么您需要坚持使用这个特定的走线宽度值，而不是单独使用单个微带的特征阻抗值。

还有一个我们没有讨论的替代方案：使用共面微带差分对。通过在表面层的微带上运行接地灌注，并通过在底层信号下方放置接地灌注，您可以获得 90 欧姆的差分阻抗，走线宽为 9.5 mil，走线间隙为 5 mil，到地间距为 5 mil . 我们可以从下面的值中看到，使用这些值我们可以很好地达到 USB 2.0 规范中所需的 90 欧姆阻抗。

共面差分阻抗导致 Altium Designer 的层堆栈管理器。

有了这种安排，我们就不必担心 2 层板中的关键长度问题和走线宽度问题。但是，您需要注意，必须在整个路线长度内保持此宽度和间距。USB 布线将走线视为恰好承载差分信号的单独单端走线，因此您可以将它们分开布线。

路由拓扑非常简单：从 USB 芯片路由到终端/上拉/下拉电阻，然后到连接器，所有这些都作为差分对。下图显示了带有上拉和下拉电阻的高级布线拓扑。USB 2.0 标准下还需要一些电容器，如下所示。

用于全速和高速 USB 2.0 路由的路由拓扑。

布线相当简单：遵循系统每个部分之间的标准差分对布线实践，您不会遇到信号注册或阻抗匹配问题。保持短路径与来自差分对线路的直接连接，以便为下拉和上拉电阻连接到 GND/VCC。确保在数据表中检查您的设备的应用电路，因为 D+/D- 线可能在设备上有额外的外部电容器；你会在我上面提到的 TUSB2077A 设备上看到这一点。

我们将在即将发布的博客中展示 PCB 布局中的一个真实示例。现在，自己尝试一下，看看你是否可以让设计走线。

在这篇博客和我们之前的博客文章中，我们研究了在 2 层 PCB 上设置和布线高速接口（如 USB）时要遵循的一些重要布线规则。以下是我们的最终路由指南：

此处显示的布线指南并不总能保证 EMC，还有设计的其他方面需要考虑，这些方面有时在 2 层 PCB 中做得不好。但是，如果您使用的是全速规范，这些指南肯定会对 EMI 有所帮助。我个人的偏好是将 4 层 PCB 用于串行数字总线和高速协议，尤其是在电路板较大或即将量产的情况下。

如果您使用的是 USB 3.0，那么由于边缘速率快，您对长度匹配有严格的要求，您应该将接口放置在靠近连接器的位置，就像我们对上面列出的全速规格所做的那样。

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